JPH0365830A - 呼出検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、ＩＤ−ＲＯＭに記憶設定される複数の呼出
し番号と受信呼出し番号との一致比較により、自己の呼
出しを検出するページング受信機に関する。

［従来の技術と解決すべき課題〕 最近のページング受信機は、自機固有の呼出し番号（ア
ドレスデータ）だけでなく、グループ呼出しやサービス
情報受信のための呼出し番号も設定し得るようになって
いる。

しかし、従来のページング受信機は、これらの付加呼出
し番号が設定されていない場合、ｆＤ−ＲＯＭの対応す
るエリアから読出されるアドレスデ・−夕はオール′１
１　（あるいはオール“０″）であるので、未設定の呼
出し番号をオール“１”が設定されている呼出し番号と
して、受信した呼出し番号と比較処理していた。

従って、呼出検出部で無駄な電力が消費され、電池寿命
が不当に短くなっていた。

この発明は上記実情に鑑みて威されたもので、呼出検出
部での無駄な電力消費を防止でき、電池寿命を長くし得
るページング受信機を提供することを目的とする。

［課題を解決するための手段］ この発明は、自己のアドレスデータと共にそのアドレス
データが有効か否かを表わす識別データを記憶する記憶
部、及びこの記憶部に記憶されている上記アドレスデー
タと受信したアドレスデータとの比較により呼出しを検
出する呼出検出手段を備え、上記記憶部に記憶されてい
る識別データが有効を表わすデータである時は呼出検出
手段を作動可能にし、上記識別データが無効を表わすデ
ータである時は呼出し検出手段の作動を不能にするよう
に構成したものである。

［作用］ 無線基地局から呼出し信号が送られてくると、この呼出
し信号のアドレスデータと記憶部に記憶されているアド
レスデータとの比較により呼出し検出が行なわれるが、
この呼出し検出に先立って記憶部に記憶されている識別
データによって呼出検出手段の動作が制御される。すな
わち、識別データが有効を表わすデータであれば呼出検
出手段は動作可能状態に保持され、識別データが無効で
あれば呼出検出手段の作動が禁止される。

従って、呼出検出手段における無駄な動作を防止して電
力消費を低減することができる。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

まず、第１図によりベージング受信機の全体の回路構成
について説明する。同図において１１はアンテナで、メ
ツセージサービス会社の無線基地より出力される電波を
受信し、受信部１２に入力する。メツセージサービス会
社の無線基地より出力される電波としては、例えば２８
０ＭＨｚのＦＭｒＩ！、波が使用サレ、ＦＳＫ信号（Ｎ
ＲＺ）方式によって変調されている。上記受信部１２は
、２８０　Ｍ　Ｈｚの信号を選択する選択回路及びＦＳ
Ｘ信号を復調する復調回路等からなり、上記ＦＳＫのＦ
Ｍ信号を復調してｒＯＪ、ｒｌＪの信号とし、デコーダ
部１３へ出力する。このデコーダ部１３には、自己の呼
出番号等を記憶しているＩＤ−ＲＯＭ１４が接続される
。すなわち、このＩＤ−ＲＯＭ１４には、その受信機の
みに割当てられる個別呼出番号（フレームデータとアド
レスデータとから成る）、この個別呼出番号と同一フレ
ームで特定の受信機群に割当てられるグループ呼出番号
、更には例えば株式情報、貴金属情報、為替情報等の有
料で提供されるサービス情報を受信する為に不特定多数
の受信機に割当てられる呼出番号４種が設定可能であり
、また、同期信号が何回連続して検出されなかった時に
同期外れとみなすかを制御するりトライ数データが設定
されている。

そして、上記デコーダ部１３は、例えばボクサグ（ＰＯ
Ｃ３ＡＧ）方式により受信データを解析し、ＩＤ−ＲＯ
Ｍ１４を参照して受信した呼出番号が自己の呼出し番号
であるか否かを判断し、自己の呼出し番号であった場合
には、続くメツセージデータを受信してＣＰＵ１５に出
力する。このＣＰＵ１５には、直流電源１６より動作電
源が常時供給されている。この直流電源１６は、更にマ
ニュアルスイッチＳＷｌを介してデコーダ部１３に供給
されると共に、更に電子スイ°ツチＳＷ２を介して受信
部１２に供給される。また、直流電源１８からスイッチ
ＳＷ１を介して出力される電圧は、スイッチＳＷＩの操
作信号としてＣＰＵ１５に入力される。上記デコーダ部
１３は、ＣＰＵ１５からの指示等に基づいて電子スイッ
チＳＷ２をオン／オフし、受信部１２への電源供給を制
御する。

上記ＣＰＵ１５には、更にメツセージデータを記憶する
メツセージメモリｉ丁、このメツセージメモリ１７の記
憶内容を読出すためのスイッチ回路１８、スピーカ１９
を駆動するドライバ２０、ＬＥＤ２１を発光駆動するド
ライバ２２、受信メツセージ等を表示する表示部２３が
接続される。上記ドライバ２０は、呼出し信号を受信し
た際にＣＰＵ１５からの指令に従ってスピーカ１９を駆
動して着信報知を行なう。

また、この際、ドライバ２２によりＬＥＤ２１が発光駆
動される。

次にページング受信機において使用されるボクサグ方式
の概略について説明する。第２図（Ａ）〜（Ｄ）は、ポ
クサグ方式のデータ構成図である。

第２図（Ａ）は全体の送信信号フォーマットを表わした
ものであり、ボクサグ方式においては、５７６ビツトの
ビットデータが１０１０１０と順次続くプリアンプル信
号Ａとそれに続く複数の！＜・ソチ信号Ｂ、Ｃ，・・・
よりなっている。プリアンブル信号番よページング受信
機にこれからデータが送られることを認識させると共に
、ビット同期をとるための信号であり、上記デコーダ部
１３はこのプリアンプル信号を検出して続くバッチデー
タの受信（こ備える。

第２図（Ｂ）は上記バッチデータのノク・ソチフォーマ
ットである。このバッチフォーマ・ソトは、最初に１ワ
ードの同期コードＳＣがあり、次にそれぞれが２コード
ワードよりなる８個のフレームＣＤ１−ＣＤ８が続いて
いる。各コードワードは３２ビツト構成で、コードワー
ドにはアドレスコードワードとメツセージコードワード
とがある。

第２図（Ｃ）、（Ｄ）は、それぞれアドレスコードワー
ドとメツセージコードワードの構成を表わしている。第
２図（Ｃ）はアドレスコードワードであり、先頭にはメ
ツセージフラッグ、次いでアドレスコード、更にファン
クションビット、ＢＣＨパリティ、イーブンパリティと
続くの構成となっている。

メツセージフラッグは、次のコードがアドレスコードで
あるかメツセージコードであるかを識別するフラッグで
あり、“０１の時アドレスコードワード、　“１１の時
にメツセージコードワードを表わしている。メツセージ
フラッグの後の２〜１９ビツト目がアドレスコードであ
り、これが前述の呼出し番号に対応する。更に、この後
にファンクションビットが２ビツトある。これは表示形
態、報音形態を示すためのビットであり、例えば「ＯＯ
」ｒｏＩＪ　、　　ｒｌＯＪ　、　　ｒｌｌＪにより４
種類のファンクションがある。このファンクション情報
はメツセージ会社と契約することにより、発呼者がブツ
シュホン電話機で入力することがきるもので、発呼者の
識別に使用することもできる。ポクサグ方式においては
、１コード例えばアドレスコードの内部においてエラー
が発生することがある。特に受信状態が悪かったりした
場合に、ＦＳＫ信号の復調が完全でなくなり、エラーが
発生する。それを補正するために、ＢＣＨパリティをビ
・ソト２２〜３１に設けている。その後には、イーブン
／くリティビットが設けられている。このイーブン／く
リティは、先頭から最後までのビットが「１」の数を表
わすものの総数が奇数個あったか偶数個あったかを表わ
している。

第２図（Ｄ）に示すメツセージコードワードの場合には
、メツセージフラッグの後にメツセージビットが加わっ
ている。これは発呼者からのメツセージが加わるもので
あり、例えば電話番今更には他の情報が加わる。更に同
様に同一コードワードの中にＢＣＨパリティ、イーブン
／＜リテイの各データが付加されてメツセージコードワ
ードとなっている。

次に上記デコーダ部１３の詳細について第３図により説
明する。

同図において、３１はタイミング制御回路で、発振回路
、分周回路、ビットカウンタ（３２進）、ワードカウン
タ゛（１７進）、プリアンプル信号検出回路、同期コー
ド検出回路等を有し、デコーダ内の他の回路及びＣＰＵ
１５からの初期化指令信号、応答信号、メツセージエン
ド検出信号を受けて必要な回路へ指令及びクロックパル
スを供給する。

すなわち、タイミング制御回路３１は、所定周期で電子
スイッチＳＷ２へオン／オフ信号を出力すると共に、ス
イッチＳＷｌが操作された時に端子“ｌからＩ　Ｄ−Ｒ
ＯＭ制御デコーダ３２に動作指令０１を出力する。また
、タイミング制御回路３１は、端子０２〜０８から第１
フレームレジスタ３３、第２フレームレジスタ３４、リ
トライ数レジスタ３５及び第１〜第６のアドレスレジス
タＨａ〜３６ｆにシフトクロックを出力し、更に端子０
９から第１〜第６のアドレスレジスタ３６ａ〜３８ｆ及
びフリップフロップ３７ａ〜３７ｆに制御指令を与える
。上記フレームレジスタ３３．３４はそれぞれ４ビツト
構成のシフトレジスタ、リトライ数レジスタ３５は例え
ば３ビツト構成のシフトレジスタ、アドレスレジスタ３
８ａ〜３８ｆは１９ビツト構成の循環シフトレジスタで
ある。

上記Ｉ　Ｄ−ＲＯＭ制御デコーダ３２は、上記動作指令
により動作してＩＤ−ＲＯＭ１４から記憶データを読出
し、リトライ数レジスタ３５．第２フレームレジスタ３
４．第１フレームレジスタ３３にシリアルに入力し、こ
の第１フレームレジスタ３３のシリアル出力を更に第６
のアドレスレジスタ８６ｆに入力する。上記第１フレー
ムレジスタ３３には、例えばフレーム狙２に対する個別
呼出番号、第２フレームレジスタ３４に例えばフレーム
に８に対するサービス情報を受信するための呼出番号が
読み込まれる。そして、リトライ数レジスタ３５．第２
フレームレジスタ３４．第１フレームレジスタ３３に保
持されたデータは、パラレルに読出されてタイミング制
御回路３１に人力される。

一方、上記第６のアドレスレジスタ３８ａに入力された
データは、第５〜第１のアドレスレジスタ３８ｅ〜３８
ａにシリアルに転送される。また、上記アドレスレジス
タ３８ａ〜３６ｆにセットされたデータの先頭ビットは
、フリップフロップ３７ａ〜３７ｆにも入力される：こ
のフリップフロップ３７ａ〜３７ｆに入力されるビット
は、アドレスレジスタ３８ａ〜３６ｆにセットされたア
ドレスデータが有効であるか無効であるかを示すもので
、有効であれば′０”、無効であれば′１”がセットさ
れる。

そして、上記アドレスレジスタ３６ａ〜３８ｆにセット
されたアドレスデータは、それぞれ第１〜第６のアドレ
ス第１比較部３８ａ〜３８ｆに入力されると共に、オア
回路３９を介してチエツクビット生成回路４０に入力さ
れる。また、アドレス第１比較部３８ａ〜３８ｆには、
受信部１２で受信された受信信号がビット同期回路４１
を介して入力される。このビット同期回路４１は、受信
信号をタイミング制御回路３１からのサンプリング信号
に寄り波形整形して出力し、上記アドレス第１比較部３
８ａ〜３８ｆに入力する他、１３ビツト構成のシフトレ
ジスタ４２及びＢＣＨ誤り訂正回路４３に入力する。ま
た、ビット同期回路４１は、受信信号の変化点、つまり
、“１°から“０”０゛から“１°に変化する変化点を
検出してその検出信号をタイミング制御回路３１に出力
する。このタイミング制御回路３１は、ビット同期回路
４１からの変化点検出信号に従ってタイミング信号の発
生位置を調整する。

上記ＢＣＨ誤り訂正回路４３は、受信データに対する誤
り検出及び訂正を行なう回路で、例えば１ビツトの誤り
を検出した場合はその誤りを訂正してメツセージ出力バ
ッフ７４４へ出力し、２ビツト以上の誤りを検出した場
合は訂正を行なわずに受信データをメツセージ出力バッ
ファ４４に出力すると共に、エラー信号をメツセージ出
力バッフ７４４に出力する。

しかして、上記アドレス第１比較部３８ａ〜３８ｆは、
第４図に示すようにイクスクルーシブオア回路（以下Ｅ
Ｘオア回路と略称する）５１とカウンタ５２により構成
され、アドレスレジスタ３６ａ〜８８ｆからのアドレス
データ及びビット同期回路４１からのアドレスデータが
ＥＸオア回路５１を介してカウンタ５２に入力される。

そして、カウンタ５２のリセット端子Ｒにフリップフロ
ップ３７ａ〜３７ｆの出力信号が入力される。上記のよ
うに構成されたアドレス第１比較部３８ａ〜３８ｆは、
対応するフリップフロップ３７ａ〜３７ｆのセットデー
タが“Ｏ”であればカウンタ５２のリセット状態が解除
されて比較動作が可能になり、フリップフロップ３７ａ
〜３７ｆのセットデータが“１”であればカウンタ５２
がリセット状態に保持されて比較動作が禁止される。

従って、アドレス第１比較部３８ａ〜３８ｆは、対応す
るフリップフロップ３７ａ〜３７ｆの出力が“Ｏｎであ
れば、アドレスレジスタ３６ａ〜３６ｆに保持されてい
る１９ビツトのアドレスデータとビット同期回路４１を
介して入力される受信アドレスデータとをＥＸオア回路
５１で一致比較し、不一致の場合Ｅ　Ｅ　Ｘオア回路５
１から出力される“１”信号によリカウンタ５２をカウ
ントアツプする。このようにしてアドレス第１比較部３
８ａ〜３８ｆはデータネ−致のビット数をカウントし、
そのカウント数をアドレス第２比較部４５ａ〜４５ｆに
出力すると共に、データネ一致のビット数が２ビツト以
下であったか否かを図示の信号ラインによりタイミング
制御回路８１に伝達する。上記アドレス第２比較部４５
ａ〜４５ｆについては詳細を後述する。

また、上記アドレス第２比較部４５ａ〜４５ｆには、フ
リップフロップ３７ａ〜３７ｆの出力信号が動作制御信
号として入力されると共に、チエツクビット生成回路４
０により生成されたチエツクビットデータがアンド回路
４８ａ〜４８ｆをそれぞれ介して入力される。上記アン
ド回路４６ａ〜４６ｆは、タイミング制御回路３１から
出力されるゲート信号Ｇｌ　−ＧＢにより制御される。

また、アドレス第２比較部４５ａ〜４５ｆには、ファン
クションビット生成用のカウンタ回路４７及びイクスク
ルーシプオア回路（以下ＥＸオア回路と略称する）４８
の出力が与えられる。上記カウンタ回路４７は、フリッ
ププロップ４７ａ、４７ｂにより４進のカウンタを構成
しており、その出力信号が直接及びＥＸオア回路４８を
介してアドレス第２比較部４５ａ〜４５ｆに入力される
。

上記ア・ドレス第２比較部４５ａ〜４５ｆは、対応する
フリップフロップ８７ａ〜３７ｆの出力信号が“０″の
場合に、アンド回路４８ａ〜４６ｆを介して与えられる
チエツクビットデータ及び上記カウンタ回路４７、ＥＸ
オア回路４Ｂからの信号を合成してシフトレジスタ４２
に保持されているアドレスコードワードの２０〜３２ビ
ツト目のデータと比較してデータネ一致のビット数をカ
ウントし、アドレス第１比較部３８ａ〜３８ｆで得られ
たデータネ一致のビット数との合計値が２ビツト以下で
ある・か否かを判定し、２ビツト以下であれば、一致検
出信号を検出アドレス出力部４９に出力する。この検出
アドレス出力部４９は、アドレス第２比較部４５ａ〜４
５ｆからの一致検出信号をタイミング制御回路３１に出
力する。このタイミング制御回路３１は、検出アドレス
出力部４９から一致検出信号が送られてくると、まず、
検出アドレス出力部４９に出力指令信号を与える。この
指令により検出アドレス出力部４９は、アドレス第２比
較部４５ａ〜４５ｆ及びフリップフロップ４７ａ、　４
７ｂから入力される８ビツトのデータをＣＰＵ１５に送
出する。そして、タイミング制御回路３１は、ＣＰ　Ｕ
　１５からその応答信号を受けるとメツセージ出力バッ
ファ４４に１メツセ一ジワード分のメツセージデータが
ストアされるのを待って出力指令を与え、このこのメツ
セージ出力バッファ４４に保持されている１メツセ一ジ
ワード分のデータをＣＰＵ１５へ送出する。

第５図は上記アドレス第２比較部４５ａ〜４５ｆの詳細
を示すものである。このアドレス第２比較部４５ａ〜４
５ｆは、チェックビットレジスタ６１１チエツクビツト
データ変換回路６２、比較回路６３、カウンタ６４、判
定部６５により構成され、チエツクビットレジスタ６１
、カウンタ６４２判定部６５のリセット端子長にフリッ
プフロップ３７ａ〜３７ｆの出力信号が入力される。上
記チエツクビットレジスタ６１は、１１ビツト構成で、
チエツクピット生成回路４０から送られてくるチエツク
ビットデータがシリアルに入力され、各ビット出力がチ
エツクビットデータ変換回路６２へ送られる。この変換
回路６２は、ＥＸオア回路８２ａ〜８２ｋからなり、こ
れらの各ＥＸオア回回路２ａ〜６２にの一方の入力端に
上記チエツクビットレジスタ８１のビット出力がそれぞ
れ入力され、他方の入力端に上記カウンタ回路４７の出
力及びＥＸオア回路４８の出力が入力される。すなわち
、カウンタ回″ｗ１４７を構成するフリップフロップ４
７ａの出力がＥＸオア回回路２ａ　、　８２ｈ　、　８
２ｋに、フリップフロップ４７ｂの出力がＥＸオア回路
６２ｃ。

８２ｆ、６２ｔに、ＥＸオア回路４８の出力がＥＸオア
回路６２ｂ、　６２ｅ、　１３２ｇ、　６２ｊに入力さ
れる。また、ＥＸオア回路８２ｄの他方の入力端には“
０”が入力される。そして、上記ＥＸオア回路８２ａ〜
６２にの出力信号がフリップフロップ４７ａ、　４７ｂ
の出力信号と共に比較回路Ｂ３へ送られる。この比較回
路６３には、シフトレジスタ４２から受信アドレスコー
ドの２０〜３２のデータが入力されると共に、タイミン
グ制御回路３１から比較タイミング信号が入力される。

この場合、比較回路６３に入力される比較タイミング信
号に対しても、上記ブリップフロップ３７ａ〜３７ｆの
出力を反転した信号でゲート制御するようにしても良い
。上記比較回路６３は、比較タイミング信号が与えられ
た際にチェックビットデータ変換回路６２から出力デー
タとシフトレジスタ４２からの受信アドレスコードとを
比較し、データネ一致のビットの数だけカウンタ６４を
カウントアツプする。このカウンタ６４のカウント値は
、判定部６５へ送られる。また、この判定部６５には、
アドレス第１比較部３８ａ〜３８ｆから送られてくるデ
ータネ一致のビット数とカウンタ６４のカウント値との
合計値が２ビツト以下か否かを判定し、２ビツト以下で
あれば一致検出信号を検出アドレス出力部４９に出力す
る。

次に上記実施例の動作を説明する。第１図のマニュアル
スイッチＳＷＩをオンすると、デコーダ部１３に動作電
源が供給される。一方、ＣＰＵ１５は、スイッチＳＷｌ
がオンしたことを検出してデコーダ部１３内のタイミン
グ制御回路３１に初期化指令信号を出力する。タイミン
グ制御回路３１は、この初期化指令信号を受けると、Ｉ
　Ｄ−ＲＯＭ制御デコーダ３２に起動指令を与えると共
に、制御指令（端子０９の出力）を“１１にしてアドレ
スレジスタ３８ａ〜３６ｆを直列接続に切り替え、アド
レスレジスタ３６ａ〜３８ｆ及びフリップフロップ３７
ａ〜３７ｆへのデータ取り込みを可能にする。

そして、上記Ｉ　Ｄ−ＲＯＭ制御デコーダ３２の起動に
より、ＩＤ−ＲＯＭ１４から記憶データ、つまり、各１
９ビツト構成の第１〜第６のアドレスデータ、各４ビツ
ト構成の第１及び第２のフレームデータ、３ビツト構成
のりトライ数データがシリーズに読出され、タイミング
制御回路３１の端子０２〜０８から出力されるシフトク
ロックに同期してアドレスレジスタ３６ａ〜３６ｆ１第
１フレームレジスタ３３、第２フレームレジスタ３４、
リトライ数レジスタ３５にストアされる。また、このと
き第１〜第６のアドレスデータの各先頭ビットのデータ
がフリップフロップ３７ａ〜３７ｆにもセットされる。

上記各アドレスデータの第２〜第１９ビツトは、第２図
に示したアドレスコードワードのアドレスビットに対応
するものである。また、アドレスデータの第１ビツトは
、上記第２〜第１９ビツトのアドレスデータが有効か否
か、つまり、アドレスデータが設定されているか否かを
示すデータであり、上記したように有効（アドレスデー
タが設定）であれば“０°、無効（アドレスデータが未
設定）であれば“１”が設定される。

また、第１フレームレジスタ３３及び第２フレームレジ
スタ３４にセットされるフレームデータは、第２〜第４
ビツトがフレーム弘を表し、第１ビツトはアドレスデー
タの場合と同様にそれが有効か否かを表している。タイ
ミング制御回路３１は、フレームデータの第１ビツトが
“０”　（有効）であれば、そのフレーム弘に対応する
期間、電子スイッチＳＷ２をオンして受信部１２に電力
を供給するが、“１”　（無効）の場合は電子スイッチ
ＳＷ２をオフ状態に保持する。そして、基地局から送ら
れてくる呼出し信号が受信部１２により受信されると、
その受信アドレスデータはビット同期回路４１で同期が
とられ、その後、アドレス第１比較部３８ａ〜３８ｆに
入力され、上記アドレスレジスタ３６ａ〜３８ｆに保持
されているアドレスデータと一致比較される。このアド
レスデータの一致比較は、並列的に行なわれる。

タイミング制御回路３１は、アドレスレジスタ３６８〜
３６ｆに保持されているアドレスデータを受信信号に同
期させてアドレス第１比較部３８ａ〜３８ｆに読出しく
ボク゛サグ方式の場合は５１２ｂｐｓ）、受信アドレス
データとビット単位で順次シリアルに比較し、その不一
致数をカウンタ５２によりカウントする。ボクサグ方式
で用いられているアドレスコードワードは、ＢＣＨ（３
１，２１）＋１パリテイであるので、３２ビツトを比較
し終った段階で不一致のビット数が２ビツト以下であれ
ば、アドレス一致とみなせる。

従って、上記カウンタ５２のカウント値が２以下であれ
ば、アドレス一致の可能性があるのでカウンタ５２から
タイミング制御回路３１に信号を出力する。タイミング
制御回路３１は、カウンタ５２からカウント値が２以下
である旨の信号が送られてくると、対応するアドレスレ
ジスタ３８ａ〜３６ｆに端子０３〜０８から高速のシフ
トクロックを供給してアドレスデータを高速で読出して
チエツクビット生成回路４０へ送り、ファンクションビ
ットが特定値例えば「“Ｏ“０”」である場合のチエツ
クピット、つまり、ＢＣＨチエツクピット（１０ビツト
）とイーブンパリティビットを作成し、対応するアドレ
ス第２比較部４５ａ〜４５ｆへ送り、第５図に示すチエ
ツクビットレジスタ６１ヘスドアする。

なお、上記チエツクビットの生成及びチエツクビットレ
ジスタ６１ヘスドアする処理は、複数のアドレス第１比
較部でデータネ一致のビット数が２以下であることが検
出された場合には順に処理する。また、アドレス第１比
較部３８ａ〜３８ｆの何れかにおいてデータネ一致のビ
ット数が２以下であることが検出された場合、６種全て
のアドレスデータのチエツクピットを生成し、対応する
アドレス第２比較部４５ａ〜４５ｆのチエツクビットレ
ジスタ６１にストアするようにしてもよい。

上記チエツクビットレジスタ６１にストアされたデータ
は、チエツクビットデータ変換回路６２に送られてデー
タ変換される。このチエツクビットデータ変換回路６２
は、チエツクビットレジスタ６１にストアされているフ
ァンクションビットが「“０”０＃」の時のチエツクビ
ットデータを基に、ファンクションビットが「“１”０
”」、「“Ｏ”１”」、「“１”１”」の時のチエツク
ビットデータを出力するためのもので、その切り替えは
第３図における４進のカウンタ回路４７及びＥＸオア回
路４８からの信号によって行なわれる。そして、上記チ
エツクビットデータ変換回路６２により変換されたデー
タは、比較回路６３に送られてシフトレジスタ４２に保
持されている受信データとの間で一致比較される。アド
レス第２比較部４５ａ〜４５ｆでの比較処理は、シフト
レジスタ４２にアドレスコードワードの３２番目のビッ
トであるイーブンパリティのビットデータが取り込まれ
た後、次のビットデータが受信されるまでの間に完了さ
せるのが望ましい。

しかして、上記シフトレジスタ４２にイーブンパリティ
ビットが取込まれると、各アドレス第２比較部４５ａ〜
４５ｆの比較回路６３で、まず、ファンクションビット
が「“０”０”」のときのデータネ一致のビット数をカ
ウントし、かつ、判定部６５でアドレス第１比較部３８
ａ〜３８ｆとのトータルのカウント値が２以下か否かを
判定する。

アドレス第２比較部４５ａ〜４５ｆの何れかにおいて、
トータルの不一致ビット数が２以下が検出されると、ア
ドレスデータが自己アドレスと一致していると判定され
、判定部６５から一致信号が検出アドレス出力部４９へ
送られる。この検出アドレス出力部４９は、上記一致信
号が人力されると、６個のアドレス第２比較部４５ａ〜
４５ｆからの信号及びカウンタ回路４７（フリップフロ
ップ４７ａ、　４７ｂ）からの信号をラッチすると共に
、一致検出信号をタイミング制御回路３１に出力し、電
子スイッチＳ前２をオン状態に維持させて続いて送信さ
れてきているコードワードを受信する。

一方、アドレス第２比較部４５ａ〜４５ｆにおいて一致
が検出されなかった場合、タイミング制御回路３１はフ
リップフロップ４７ａ、４７ｂのリセット信号を解除す
ると共に、１段目のフリップフロップ４７ａにクロック
パルスを与えてのフリップフロップ４７ａ、４７ｂ内容
を「“Ｏ”１”」とし、即ち、ファンクションデータを
切り替えて上記の場合と同様にして比較処理を行なう。

アドレスデータの一致が検出されなかった場合は、フリ
ップフロップ４７ａ、　４７ｂを「１”０”」、「“１
”　　”１”」と順次切り替えて一致比較を行ない、処
理を終了する。

上記の一致比較処理により上記一致検出信号がタイミン
グ制御回路３１に送られると、タイミング制御回路３１
は前述したように電子スイッチＳ前２をオン状態に維持
すると同時に、検出アドレス出力部４９に出力指令信号
を送出する。これにより検出アドレス出力部４９は、ア
ドレス第２比較部４５ａ〜４５ｆ及びフリップフロップ
４７ａ、　４７ｂかう入力される合計８ビツトのデータ
をＣＰＵ１５に送出する。

更にタイミング制御回路３１は、ＣＰＵ１５から応答信
号が送られてくると、メツセージ出力バッファ４４に１
メツ□セ一ジワード分のデータ、つまり、２０ビツトの
メツセージデータ（メツセージワードの２〜２１ビツト
データ）、７ラッグビットデ−タ（メツセージワードの
第１ビツトデータ）がストアされるのを待ち、このデー
タにエラーの有無データ付加してＣＰＵ１５に出力する
。

ＣＰＵ１５は、受信データ中のフラッグビットデータが
“０”か否かの判別及び、受信データのワード数がペー
ジングシステム会社で許容している最大値、例えば数値
データの場合は４メツセージワード、文字データの場合
は１６メツセージワードに達したか否かを判別し、フラ
ッグビットデータの“０”検出時及び受信データのワー
ド数最大値の検出時に、メツセージエンド検出信号をタ
イミング制御回路３１に出力し、受信モードを通常の間
欠受信モードに復帰させる。即ち、同期信号ＳＣと自己
の割り当てられたフレームの期間、電子スイッチＳＷ２
をオンし呼出し信号が送られてきているか否かをチエツ
クする。

尚、上記実施例では、メツセージのエンドをＣＰＵ１５
により検出するようにしたが、デコーダ部１３で行なう
ように、即ち、フラッグビ・ソトの０”はメツセージ出
力バッファ４４で検出し、ワード数の最大値はタイミン
グ制御回路３１内で検出するようにしても良い。この場
合、メツセージエンドコード検出信号は、デコーダ部１
３からＣＰＵ１５に送出するようにな“る。

［発明の効果コ 以上詳記したようにこの発明によれば、自己のアドレス
データと共にそのアドレスデータが有効か否かを表わす
識別データを記憶する記憶部、及びこの記憶部に記憶さ
れている上記アドレスデータと受信したアドレスデータ
との比較により呼出しを検出する呼出検出手段を備え、
上記記憶部に記憶されている識別データが有効を表わす
データである時は呼出検出手段を作動可能にし、上記識
別データが無効を表わすデータである時は呼出し検出手
段の作動を不能にするように構成したので、未設定の呼
出し番号に対する受信呼出し番号との一致比較動作を禁
止して無駄な電力消費を防止でき、電池を長期間使用す
ることが可能になる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を示すブロック図、第２図はボクサグ方式の概略
を説明するためのデータ構成図、第３図は第１図におけ
るデコーダ部の詳細を示すブロック図、第４図は第３図
におけるアドレス第１比較部の詳細を示すブロック図、
第５図は第３図におけるアドレス第２比較部の詳細を示
すブロック図である。 １２・・・受信部、１３・・・デコーダ部、１４・・・
Ｉ　Ｄ−ＲＯＭ、　１５・・・ＣＰＵ、１Ｂ・・・直流
電源、１７・・・メツセージメモリ、１９・・・スピー
カ、２１・・・ＬＥＤ、３１・・・タイミング制御回路
、３２・・・Ｉ　Ｄ−ＲＯＭ制御デコーダ、３６ａ〜３
６ｆ・・・アドレスレジスタ、３７ａ〜３７ｆ・・・フ
リップフロップ、３８ａ〜３８ｆ・・・アドレス第１比
較部、４０・・・チエツクビット生成回路、４２・・・
シフトレジスタ、４４・・・メツセージ出力バッファ、
４５ａ〜４５ｆ・・・アドレス第２比較部、４７・・・
カウンタ回路、４８・・・ＥＸオア回路、４９・・・検
出アドレス出力部、５２・・・カウンタ、６１・・・チ
エツクビットレジスタ、６２・・・チエツクビットデー
タ変換回路、６３・・・比較回路、６４・・・カウンタ
、６５・・・判定部。

Claims (1)

1. 【特許請求の範囲】 アドレスデータとそのアドレスデータが有効か否かを表
   わす識別データを記憶する記憶部と、この記憶部に記憶
   されているアドレスデータと受信したアドレスデータと
   を比較し、呼出しを検出する呼出検出手段と、 前記識別データが有効を表わすデータである時は、呼出
   検出手段を作動可能にし、無効を表わすデータであると
   きは、呼出し検出手段の作動を不能にする制御手段と を具備したことを特徴とするページング受信機。