JPH05167566A - 携帯端末装置 - Google Patents

Abstract

(57)【要約】 【構成】本発明は、アンテナ１、受信部２、データクロ
ック生成部３、第１の検出通知手段４、多数決手段５、
第２の検出通知手段６、中央処理装置７から構成されて
いる。中央処理装置７は、第１の検出通知手段４からの
通知結果により受信部２の動作を停止させ、第２の検出
通知手段６からの通知結果により受信部の動作を開始さ
せるよう動作する。 【効果】全データを受信する前に多数決結果が確定した
場合、残りのシリアルデータは受信せず受信回路を停止
し、次のデータ形式の先頭を検知してから受信回路を動
作させることにより低消費電力化を図ることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連送される同一データ
を受信する携帯端末装置に関し、さらに詳細には、該携
帯端末装置の低消費電力化に関する。

【０００２】

【従来の技術】携帯電話装置のように無線を利用してデ
ータを伝送するシステムでは、フェージングや空電現象
により連続的にビット誤りを起こす。このビット誤りを
訂正する方法の一つとして、同一内容のデータを奇数
（２ｎ−１）回（ｎ≧２）連送し、受信側で送られてき
たデータの多数決を行うことにより、受信データのエラ
ーを訂正し再生する方法が知られている。このエラー訂
正方法を実現するためには受信機に多数決を求める手段
が必要となり、ソフトウェア、またはハードウェアで実
現する方法がとられている。

【０００３】ソフトウェアで実現するには、受信したデ
ータを一旦メモリに記憶し、全てのデータを受信した
後、対応したビットを調べ”０”と”１”のいずれが多
いか判断する多数決処理を行っていた。データは連続的
に送られてくるため、この多数決処理は常に実行してい
なければならず中央処理装置（ＣＰＵ）の負担が増大す
るという問題があった。

【０００４】上記問題を解決するために多数決処理をハ
ードウェアで実現する方法がとられている。この方法は
よく知られているが、多数決をとるべきデータを全て記
憶しておく必要があり、記憶回路が増大してしまうとい
う問題があった。

【０００５】上記問題を解決する従来技術として特開昭
６４−７３８２０号が開示されている。これは、（２ｎ
−１）回（ｎ≧２）連送されてくるｍビットのシリアル
データを、数個の論理ゲートとｋビット構成でｍ段のシ
フトレジスタとの組合せ回路を使用するという回路構成
で、多数決をとるべきデータを全て受信した時点で連続
データの多数決結果が得られるというものである。

【０００６】

【発明が解決しようとする課題】最近の携帯電話装置を
はじめとする携帯端末装置は、小形軽量化に伴い電池容
量が減少し、その反面長時間使用の性能が求められてい
る。そのため低消費電力化が重要視されている。

【０００７】上記ハードウェアによる多数決処理は、電
界強度が良く、伝送中のビット誤りがない、つまり、本
来ならばデータを全て受信する以前に多数決結果が得ら
れる状態でも、多数決をとるべきデータを全て受信しな
ければ多数決結果が得られない。そのため、受信回路は
常時受信動作を行っており、低消費電力化という面で考
慮されていなかった。

【０００８】本発明は、かかる課題を解決するためにな
されたものであり、その目的は、連送されるデータが連
送途中であろうとも多数決結果が確定したとき、受信動
作を停止し、次のデータ形式の先頭を検知してから受信
回路を動作させ、低消費電力化を図ることを特徴とした
携帯端末装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ビット同期データと、ワード同期データ
と、（２ｎ−１）回（ｎ≧２）連送されてくるｍビット
のシリアルデータをデータ形式の１単位として受信する
携帯端末装置において、中央処理装置と、前記シリアル
データからデータ及びクロックを生成する位相同期ルー
プ回路を備えたデータクロック生成部と、該データクロ
ック生成部からのデータの多数決をとる多数決手段と、
該多数決手段の多数決結果が確定したことを検出し、検
出結果を中央処理装置へ通知する第１の検出通知手段
と、前記データ形式の先頭を検出し、検出結果を中央処
理装置へ通知する第２の検出通知手段とを備え、前記第
１の検出通知手段からの通知結果により、中央処理装置
は受信部の動作を停止させ、前記第２の検出通知手段か
らの通知結果により中央処理装置は受信部の動作を開始
させるようにしたものである。

【００１０】また、前記多数決手段の回路規模を抑える
ために、ｋビット構成でｍ段のシフトレジスタと、前記
シフトレジスタのｋビット出力データに、前記シリアル
データに対応した１ビットデータを順次加算し、演算結
果を前記シフトレジスタに入力する加算手段と、前記シ
フトレジスタのｋビットの出力データが予め定められた
値ｓと一致したことを検出する一致検出手段と、前記一
致検出手段の一致検出信号に従って前記加算手段の加算
動作を禁止する禁止手段と、前記第１のシフトレジスタ
のｍ個のｋビットデータをすべて（ｓ−ｎ）に初期化す
る初期化手段からなるという回路構成にしたものであ
る。

【００１１】また、前記第２の検出通知手段で、受信部
が動作していない状態で前記第２の検出通知手段が次の
データ形式の先頭を検出するために、前記データクロッ
ク生成部の位相同期ループ回路を自走させ、自走させる
ことによって得られるクロックを入力とし、前記（２ｎ
−１）回（ｎ≧２）連送されてくるｍビットのシリアル
データをｍビット単位で計数するフレームカウンタとを
備え、前記フレームカウンタの出力値が（２ｎ−１）に
達したら前記中央処理装置へ通知するようにしたもので
ある。

【００１２】同様に、前記第２の検出通知手段で前記デ
ータ形式の先頭を検出する他の方法として、前記（２ｎ
−１）回（ｎ≧２）連送されてくるｍビットのシリアル
データをｍビット単位で計数するフレームカウンタと、
前記フレームカウンタの計数値に依存して前記中央処理
装置により計測時間が設定される計時手段とを備え、前
記計時手段が前記設定時間を計時した後、前記中央処理
装置へ通知するようにしたものである。

【００１３】

【作用】上記のような構成において、中央処理装置は、
前記第１の検出通知手段からの通知結果により受信部の
動作を停止させ、前記第２の検出通知手段からの通知結
果により受信部の動作を開始させるよう動作する。それ
によって、全データを受信する前に多数決結果が確定し
た場合、残りのシリアルデータは受信せず受信回路を停
止し、次のデータ形式の先頭を検知してから受信回路を
動作させることにより低消費電力化を図ることが可能と
なる。

【００１４】また、多数決手段において、加算手段は、
送られてくる連送データの同位ビットごとに”１”ある
いは”０”の数を数える作用をする。各回までの計数結
果はｍ段のシフトレジスタに、前回までの計数結果に変
わって記憶される。この計数結果はさらにシフトレジス
タでｍ段シフトされて再び加算手段の初期値として設定
されるように構成しているため、ｍビットごとに到来す
るビットデータについても各々累計計数することができ
る。データ形式の先頭でシフトレジスタは初期化手段に
より（ｓ−ｎ）に初期化される。（２ｎ−１）連送され
るデータの"１"あるいは”０”の数がｎ個以上ある場合
には計数値がｓのまま保持されることになる。従って、
ｍ段のシフトレジスタに記憶された計数値が全てｓある
いは（ｓ−ｎ）であれば、第１の検出通知手段は多数決
が終了したものとし、中央処理装置へ多数決終了の通知
信号を出力することが可能となる。

【００１５】また、中央処理装置によって受信部の受信
動作を停止させる信号により、前記位相同期ループ回路
を自走させる（但し、自走させたときの自走周波数は既
知であるシリアルデータ速度に一致していなければなら
ない。）ため、前記第２の検出通知手段への、データク
ロック生成部からのデータクロックは途切れることな
く、前記シリアルデータをｍビット単位で計数するフレ
ームカウンタへ供給される。該フレームカウンタは計数
値が（２ｎ−１）に達したら前記中央処理装置へ通知す
るよう作用することから、受信部が動作していない状態
でも、前記第２の検出通知手段が次のデータ形式の先頭
を判断可能となる。

【００１６】ここでは、前記位相同期ループ回路を自走
させるためのトリガとなる信号を中央処理装置によって
受信部の受信動作を停止させる信号としたが、この信号
は前記第１の検出通知手段からの、全データを受信する
前に過半数以上の同一シリアルデータが受信できた旨の
多数決終了の通知信号や、中央処理装置から上記目的の
ために直接出力される信号などでもよい。

【００１７】また、前記第２の検出通知手段が次のデー
タ形式の先頭を判断可能とする他の方法として、第１の
検出通知手段からの、全データを受信する前に過半数以
上の同一シリアルデータが受信できた旨の多数決終了の
通知信号を受けた中央処理装置が、前記（２ｎ−１）回
（ｎ≧２）連送されてくるｍビットのシリアルデータを
ｍビット単位で計数するフレームカウンタの計数値を読
む。次に中央処理装置は該計数値より次のデータ形式の
先頭までの時間を割りだし、計時手段へ計測時間を設定
する。該計時手段は前記設定時間を計時した後、中央処
理装置へ通知するよう作用することから、受信部が動作
していない状態でも、前記第２の検出通知手段が次のデ
ータ形式の先頭を判断可能となる。

【００１８】

【実施例】以下、本発明の一実施例を図１により説明す
る。

【００１９】＜第１実施例＞図１は、第１の実施例のブ
ロック図である。

【００２０】図１において、１はアンテナ、２は受信
部、３はデータクロック生成部、４は第１の検出通知手
段、５は多数決手段、６は第２の検出通知手段、７は中
央処理装置である。

【００２１】基地局よりビット同期データと、ワード同
期データと、（２ｎ−１）回（ｎ≧２）連送されてくる
ｍビットのシリアルデータをデータ形式の１単位とし
て、高周波信号に乗せられて送られてくるＲＦ信号を、
携帯端末装置はアンテナ１で受信し、受信部２でベース
バンド信号の帯域に変換する。変換された信号ａは通常
２値のＰＭ変調（マンチェスタ符号）等で変調されてい
るため、データクロック生成部３でデータｂとクロック
ｃに生成される。ここでデータｂは復調された、ビット
同期データと、ワード同期データと、（２ｎ−１）回
（ｎ≧２）連送されてくるｍビットのシリアルデータ
で、クロックｃはデータｂに同期したデータ再生用クロ
ックである。データｂとクロックｃは多数決手段５へ入
力され、多数決処理が実行される。第１の検出通知手段
４は、多数決手段５で多数決処理が実行されている過程
をモニタするモニタ信号ｄにより、全データを受信する
前に多数決結果が確定したか否かを検出し、中央処理装
置７へ通知信号ｅを出力する。中央処理装置７は通知信
号ｅにより、全データを受信する前に多数決結果が確定
した場合、受信部２へ受信動作を停止させるよう受信動
作制御信号ｈを出力し、受信動作を停止させる。そし
て、多数決が終了して得られたデータｆをパラレルもし
くはシリアルに取り込む。次に第２の検出通知手段６は
データクロック生成部３からのクロックｃと、多数決手
段５からのワード同期検出信号ｉを入力として、次のデ
ータ形式の先頭を検出して中央処理装置７へ通知信号ｇ
を出力する。中央処理装置７は通知信号ｇにより、受信
部２へ受信動作を再開させるよう受信動作制御信号ｈを
出力し、受信動作を再開させる。これら一連の動作によ
って、全データを受信する前に多数決結果が確定した場
合、残りのシリアルデータは受信せず受信回路を停止
し、次のデータ形式の先頭を検知してから受信回路を動
作させることにより低消費電力化を図ることが可能とな
る。

【００２２】以下、本実施例の具体的な構成を図２、図
３、図４、図５を用いて説明する。

【００２３】図２は伝送されてくるデータ形式図、図３
は多数決手段５の構成図、図４は第１の検出通知手段４
の構成図、図５はデータクロック生成部３、第２の検出
通知手段６の構成図である。

【００２４】ここでは、図２に示すように、ビット同期
データＢＳと、ワード同期データＷＳと、４０ビットの
同一シリアルデータが５連送されてくるデータ形式を１
単位として説明する。

【００２５】まず、図３を用いて、多数決手段５を説明
する。

【００２６】図３において、５は多数決手段、５１は初
期化手段としてのワード同期検出回路、５２は有効クロ
ックのみを抜き出すＡＮＤゲート、５３は２ビット４０
段のシフトレジスタ、５４は多数決結果が格納される４
０段のシフトレジスタ、５５は加算器、５６は一致検出
手段としてのＡＮＤゲート、５７、５８は禁止手段とし
てのＮＯＴゲート及びＡＮＤゲートである。

【００２７】以下、多数決手段５の基本回路動作につい
て図６を併用して説明する。図６は本実施例における多
数決手段の動作を示すタイミング図である。データｂは
クロックｊの立ち下がりに同期して変化し、信号ｎ１、
ｎ２はシフトレジスタ５３がクロックｊの立ち上がりで
動作するため同様にクロックｊの立ち上がりで変化す
る。さらに、これと同期して信号ｌ１、ｌ２がシフトレ
ジスタ５３に記憶されることになる。図６に示すように
信号ｎ１、ｎ２の値が０から２である場合はデータｂが
そのままデータｐとなるから、信号ｌ１、ｌ２の値は加
算器５５の働きにより、信号ｎ１、ｎ２とデータｂとの
加算値となる。信号ｎ１、ｎ２の値が３となった場合
は、検出手段であるＡＮＤゲート５６の出力信号ｏが”
１”となる。これを受け禁止手段であるＮＯＴゲート５
７及びＡＮＤゲート５８により信号ｐは強制的に”０”
になる。このため、信号ｎ１、ｎ２の値が３の場合に
は、データｂの値に無関係に加算器５５の出力信号ｌ
１、ｌ２の値は３となり、すなわち、加算器５５の加算
動作が禁止されたことと同じになる。

【００２８】表１は加算器５５の入力データと出力デー
タの関係を表した表である。この表からわかるように、
加算器５５はシフトレジスタ５３から出力されるそれ迄
の加算結果（入力）にデータｂを加算していくが、加算
結果が３となると加算動作が停止し、その値をシフトレ
ジスタ５３に保持する。つまり、図３に示した多数決手
段５では、転送されてくるデータの”１”の数を対応ビ
ットごとにカウントし、"１"が３個以上ある場合はシフ
トレジスタ５３に３が記憶されることになる。ところで
シフトレジスタ５３は、データクロック生成部３で生成
されたデータｂとクロックｃを入力とする初期化手段の
ワード同期検出回路５１からのワード同期検出信号ｉに
より毎回データ形式の先頭で初期化され、ＡＮＤゲート
５２からの同期信号部分がマスクされた有効クロックｊ
をクロック入力とする。以上多数決手段５の基本回路動
作を説明した。

【００２９】

【表１】

【００３０】次に本実施例によって多数決論理が得らる
ことを説明する。

【００３１】まず、データ形式の先頭のワード同期信号
がワード同期検出回路５１で検出され、その検出信号ｊ
によって、シフトレジスタ５３は初期化（ここでは全
て"０”）される。５連送のデータが伝送され始める
と、シフトレジスタ５３の中身が”０”であるため、最
初の４０ビットのデータつまり連送の最初の１回目のデ
ータは加算器５５で”０”と足されることになる。この
加算結果はクロックｊと同期してシフトレジスタ５３に
送られ、この結果、１回目のデータはそのままの値でシ
フトレジスタ５３に記憶されることになる。２回目の連
送データ、つまり４１ビット目からは、シフトレジスタ
５３が４０段であることから、連送１回目のデータに加
算されることになる。以下同様に、５回目の連送データ
終了まで４０ビットごとのデータが加算され、その結果
がシフトレジスタ５３に記憶される。シフトレジスタ５
３に記憶された加算結果が３となった場合、加算動作が
禁止されるのでデータｂの値に無関係に加算結果が３と
なる。シフトレジスタ５３の特定ビットの値が３であれ
ば”１”が３回（過半数）以上出現したことになるた
め、そのビットの受信データは”１”と判断できる。全
データを受信する前に多数決結果が確定した場合、及び
全データを受信したときに多数決結果が確定した場合に
シフトレジスタ５３の値が３であるか否かを調べること
により、”１”であるか”０”であるかを判断できる。
そのため、一致検出手段であるＡＮＤゲート５６はシフ
トレジスタ５３の値の３をデコードしている。従って、
ＡＮＤゲート５６の出力信号ｏは多数決結果そのもので
あるため、信号ｏを入力データとする４０ビットのシフ
トレジスタ５４へは、多数決結果が確定した時点で、多
数決結果のデータを記憶していることになる。

【００３２】次に図４を用いて、多数決手段５で多数決
処理が実行されている過程をモニタするモニタ信号ｄに
より、全データを受信する前に多数決結果が確定したか
否かを検出し、中央処理装置７へ通知信号ｅを出力する
第１の検出通知手段４の動作を説明する。

【００３３】４１は多数決手段５からのモニタ信号ｄの
１つであるクロックｊを入力として各種タイミング信号
を生成するタイミング信号生成部、４２、４３、４４は
多数決手段５からのモニタ信号ｄである信号ｌ１、ｌ２
を入力とするＥＮＯＲゲート、ＮＯＴゲート、ＮＡＮＤ
ゲート、４５は、タイミング信号生成部４１からのタイ
ミング信号ｒ、ｓとＥＮＯＲゲート４２、ＮＡＮＤゲー
ト４４を入力とするＡＮＤ−ＯＲ複合ゲート、４６はＡ
ＮＤ−ＯＲ複合ゲート４５をイネーブル入力とし、クロ
ックｊをクロック入力とし、タイミング信号生成部４１
からのタイミング信号ｑをリセット入力とする６ビット
カウンタ、４７は６ビットカウンタ４６のカウント出力
を４０にデコードし、４０に達したら中央処理装置７へ
通知信号ｅを出力するデコード回路である。

【００３４】以下、第１の検出通知手段４の動作を表
２、図７を併用して説明する。表２は、５連送されるデ
ータを全て受信する前に多数決結果が確定したときのシ
フトレジスタ５３の値表、図７は第１の検出通知手段４
のタイミング図を表す。

【００３５】まず、表２において、多数決結果が３連送
目で確定するとき、”０”と判断可能なシフトレジスタ
５３の値は、０である。”１”と判断可能なシフトレジ
スタ５３の値は、３である。その他の値を記憶している
ときは、多数決結果が３連送目で確定することはない。
多数決結果が４連送目で確定するとき、”０”と判断可
能なシフトレジスタ５３の値は、０もしくは１であ
る。”１”と判断可能なシフトレジスタ５３の値は、３
である。その他の値を記憶しているときは、多数決結果
が４連送目で確定することはない。これらのことから、
多数決結果が３連送目で確定するときは、多数決手段５
の加算器５５の出力信号ｌ１、ｌ２（ｌ１がＬＳＢ、ｌ
２がＭＳＢ）が共に”０”のとき、もしくは共に”１”
のときであり、これの検出は３連送目のとき信号ｌ１、
ｌ２の排他的論理和をとることにより検出可能となる。
多数決結果が４連送目で確定するときは、多数決手段５
の加算器５５の出力信号ｌ１が”０”かつ信号ｌ２が”
１”ではないときであり、これの検出は４連送目のとき
信号ｌ１の否定回路出力と、信号ｌ２の論理積をとるこ
とにより検出可能となる。ＥＮＯＲゲート４２の出力信
号ｕは信号ｌ１、ｌ２が共に”０”のとき、もしくは共
に”１”のときに’１’を出力し、ＮＯＴゲート４３、
ＮＡＮＤゲート４４によりＮＡＮＤゲート４４の出力信
号ｖは出力信号ｌ１が”０”かつ信号ｌ２が”１”では
ないとき’１’を出力する。タイミング信号生成部４１
は、図７に示す３連送目のときのみ”１”になる信号
ｒ、４連送目のときのみ”１”になる信号ｓを生成す
る。信号ｕ、信号ｖ、信号ｒ、信号ｓは、ＡＮＤ−ＯＲ
複合ゲート４５に入力され、ＡＮＤ−ＯＲ複合ゲート４
５の出力信号ｔは、３連送目のデータ受信時に信号ｌ
１、ｌ２が共に”０”のとき、もしくは共に”１”のと
き、もしくは４連送目のデータ受信時に信号ｌ１が”
０”かつ信号ｌ２が”１”ではないとき’１’を出力す
る。同期信号部分がマスクされた有効クロックｊは６ビ
ットカウンタ４６へクロック入力として入力される。６
ビットカウンタ４６は信号ｔが”１”の期間、つまり、
多数決結果が３連送目もしくは４連送目で確定している
期間、クロックｊによりカウントアップしていく。４０
ビット全て確定していれば、６ビットカウンタ４６は４
０までカウントアップしていく。これを検出するため
に、６ビットカウンタ４６のカウント出力ｚはデコード
回路４７へ入力され、デコード回路４７はカウント値４
０を検出したとき、つまり、５連送されるデータを全て
受信する前に多数決結果が確定したとき通知信号ｅを中
央処理装置７へ出力する。３連送目で多数決結果が確定
したとき通知信号ｅは図７でいうｘのように出力され、
４連送目で多数決結果が確定したとき通知信号ｅは図７
でいうｙのように出力される。ここで、６ビットカウン
タ４６はタイミング信号生成部４１からの、図７に示す
ような各連送データ４０ビットの終わりを示す信号ｑに
よって連送データの先頭で定期的にリセットがかかるた
め、連送データの先頭から連続で４０ビットデータが確
定していなければ、デコード回路４７は多数決結果が確
定したとき通知信号ｅを中央処理装置７へ出力すること
はない。以上のような動作のため、多数決手段５で多数
決処理が実行されている過程をモニタするモニタ信号ｄ
により、全データを受信する前に多数決結果が確定した
か否かを検出し、中央処理装置７へ通知信号ｅを出力す
ることが可能となる。

【００３６】

【表２】

【００３７】つぎに、図５を第２の検出通知手段６がデ
ータクロック生成部３からのクロックｃと、多数決手段
５からのワード同期検出信号ｉを入力として、次のデー
タ形式の先頭を検出して中央処理装置７へ通知信号ｇを
出力する方法を説明する。

【００３８】図５の３はデータクロック生成部、３１は
受信部２でＲＦ信号からベースバンド信号の帯域に変換
される信号ａを入力とし、信号ａのエッヂを検出し、信
号ａに同期したクロックを抽出するクロック抽出回路、
３２はクロック抽出回路３１で抽出したクロックを入力
とする位相同期ループ回路、３３は位相同期ループ回路
３２からの再生クロックと信号ａにより、データｂとク
ロックｃを再生するデータクロック再生回路、６は、第
２の検出通知手段、６１は多数決手段５からのワード同
期検出信号ｉによってリセットされ、クロックｃを入力
とし連送データを４０ビット単位でカウントするフレー
ムカウンタ、６２は、フレームカウンタ６１のカウント
値を入力とし、５連送終了したこと、つまり１データ形
式が終了したことをデコードし、中央処理装置７に１デ
ータ形式が終了したことを通知する通知信号ｇを出力す
るデコード回路である。

【００３９】中央処理装置７は通知信号ｅにより、全デ
ータを受信する前に多数決結果が確定した場合、受信部
２へ受信動作を停止させるよう受信動作制御信号ｈを出
力し、受信動作を停止させる。受信部２で受信動作が停
止すれば、受信部２でＲＦ信号からベースバンド信号の
帯域に変換される信号ａは、データクロック生成部３へ
入力されなくなる。信号ａが常にデータクロック生成部
３へ入力されていれば、クロックｃが常に出力され、そ
のクロックｃをカウントし１データ形式分カウントした
ら通知信号ｇを出力する第２の検出通知手段６は正常に
動作するはずである。そこで、受信部２へ受信動作を停
止させるよう出力される受信動作制御信号ｈにより、位
相同期ループ回路３２を自走させ、受信動作が停止して
もクロックｃを常に作り出し、そのためフレームカウン
タ６１、デコード回路６２が正常に動作し、１データ形
式分カウントしたら通知信号ｇを出力する第２の検出通
知手段６は正常に動作することが可能となる。但し、位
相同期ループ回路３２の自走周波数はデータｂのデータ
速度に等しくなければならない。位相同期ループ回路３
２は受信部２が停止する直前までクロック抽出回路３１
で抽出したクロックにロックしているため、位相同期ル
ープ回路３２の自走周波数がデータｂのデータ速度に等
しければ、フレームカウンタ６１への入力クロックｃは
データを受信しているときとほぼ同じと考えられ、クロ
ックｃをカウントし１データ形式分カウントしたら通知
信号ｇを出力する上記動作にはなんら問題が無いといえ
る。ここで、位相同期ループ回路３２を自走させる信号
を、受信部２へ受信動作を停止させるよう出力される受
信動作制御信号ｈとしたが、これは、多数決手段５が全
データを受信する前に多数決結果が確定したか否かを検
出し中央処理装置７へ通知する通知信号ｅ、もしくは、
中央処理装置７が位相同期ループ回路３２を自走させる
ために出力する専用の信号でも良い。

【００４０】次に、本実施例を用いたときの、受信部２
へ受信動作を停止させるよう出力される受信動作制御信
号ｈと、第１の検出通知手段４が全データを受信する前
に多数決結果が確定したか否かを検出し中央処理装置７
へ通知する通知信号ｅと、第２の検出通知手段６が中央
処理装置７に１データ形式が終了したことを通知する通
知信号ｇとの関係を図８を用いて説明する。

【００４１】図８は受信部２のＯＮ／ＯＦＦのタイミン
グ図である。

【００４２】まず（ａ）の３連送目で多数決終了を検出
した場合、通知信号ｅは３連送終了時に中央処理装置７
へ通知される。（ここでは、”０”を有意としたが”
１”を有意としてもよい）中央処理装置７はこの通知信
号ｅを受けて、受信動作制御信号ｈにより、受信部２の
受信動作を停止させる。（ここでは、”０”で停止とし
たが”１”で停止としてもよい）同じに受信動作制御信
号ｈにより、データクロック生成部３の位相同期ループ
回路３２は自走し、第２の検出通知手段６へデータの速
度と一致したクロックｃを供給し続け、これにより第２
の検出通知手段６は１データ形式が終了したことを通知
する通知信号ｇを中央処理装置７へ通知する。（ここで
は、”０”を有意としたが”１”を有意としてもよい）
中央処理装置７はこの通知信号ｇを受けて、受信動作制
御信号ｈにより、受信部２の受信動作を再開させる。こ
れにより、通知信号ｅから通知信号ｇまでの期間、つま
り、残りの２連送のデータの伝送の間、受信部２は停止
していることになり、消費電力を抑制することが可能で
ある。（ｂ）の４連送目で多数決終了を検出した場合も
同様である。以上のように動作するので、受信電界強度
の良いところではビットエラーレートがよいため有効な
手段となる。

【００４３】尚、本実施例における多数決手段５は、多
数決を取ることができる構成ならば、本構成でなくとも
良い。しかるに、本構成を用いると回路構成が小規模と
なって有利である。

【００４４】＜第２実施例＞以下、多数決手段をさらに
小規模にした本発明の他の一実施例を図９により説明す
る。

【００４５】図９は、多数決手段をさらに小規模するた
めの構成図である。

【００４６】図９において、５は多数決手段、５１は初
期化手段としてのワード同期検出回路、５２は有効クロ
ックのみを抜き出すＡＮＤゲート、５３は２ビット４０
段のシフトレジスタ、５５は加算器、５６は一致検出手
段としてのＡＮＤゲート、５７、５８は禁止手段として
のＮＯＴゲート及びＡＮＤゲート、５９は加算器５５の
ＭＳＢ出力であるｌ２とＡＮＤゲート５６を切り替える
スィッチである。

【００４７】本実施例は、前述した第１実施例における
シフトレジスタ５４を削除して、全データを受信する前
であろうが、全データを受信してからであろうが、多数
決結果が確定した時点でシフトレジスタ５３に多数決結
果が確定を記憶させるようしたものである。以下、本実
施例は、第１実施例同様、図２に示すように、ビット同
期データＢＳと、ワード同期データＷＳと、４０ビット
の同一シリアルデータが５連送されてくるデータ形式を
１単位として説明する。

【００４８】前出の５連送されるデータを全て受信する
前に多数決結果が確定したときのシフトレジスタ５３の
値表である表２において、３連送目で多数決が確定した
場合と、４連送目で多数決が確定した場合は、２ビット
４０段のシフトレジスタ５３のＭＳＢが多数決結果その
ものとなる。ただし、５連送目で多数決が確定した場合
については、２ビット４０段のシフトレジスタ５３のＭ
ＳＢの値から多数決結果を得ることが不可能である。そ
のため、図９に示すようにスィッチ５９によって、４連
送目までは第１実施例同様に動作し、５連送目は、多数
決結果が直接得られる一致検出回路であるＡＮＤゲート
５６の出力信号ｏを２ビット４０段のシフトレジスタ５
３のＭＳＢへ入力するよう切り替える。伝送されるデー
タは、５連送目が最後のため、信号ｏを２ビット４０段
のシフトレジスタ５３のＭＳＢへ入力しても多数決動作
についてはなんら支障もきたさない。尚、スィッチ５９
の切り替え信号ｓｗは、５連送目を表す信号であればよ
い。第２の検出通知手段６にはフレームカウンタ６１が
あるため、切り替え信号ｓｗは容易に生成できることは
いうまでもない。

【００４９】以上説明したように、本発明により、多数
決手段をさらに小規模することが可能となる。

【００５０】＜第３実施例＞以下、本発明の他の一実施
例を図１０により説明する。

【００５１】図１０は、第３の実施例のブロック図であ
る。

【００５２】図１０において、１はアンテナ、２は受信
部、３はデータクロック生成部、４は第１の検出通知手
段、５は多数決手段、６は第２の検出通知手段、７は中
央処理装置である。

【００５３】基地局よりビット同期データと、ワード同
期データと、（２ｎ−１）回（ｎ≧２）連送されてくる
ｍビットのシリアルデータをデータ形式の１単位とし
て、高周波信号に乗せられて送られてくるＲＦ信号を、
携帯端末装置はアンテナ１で受信し、受信部２でベース
バンド信号の帯域に変換する。変換された信号ａは通常
２値のＰＭ変調（マンチェスタ符号）等で変調されてい
るため、データクロック生成部３でデータｂとクロック
ｃに生成される。ここでデータｂは復調された、ビット
同期データと、ワード同期データと、（２ｎ−１）回
（ｎ≧２）連送されてくるｍビットのシリアルデータ
で、クロックｃはデータｂに同期したデータ再生用クロ
ックである。データｂとクロックｃは多数決手段５へ入
力され、多数決処理が実行される。第１の検出通知手段
４は、多数決手段５で多数決処理が実行されている過程
をモニタするモニタ信号ｄにより、全データを受信する
前に多数決結果が確定したか否かを検出し、中央処理装
置７へ通知信号ｅを出力する。中央処理装置７は通知信
号ｅにより、全データを受信する前に多数決結果が確定
した場合、受信部２へ受信動作を停止させるよう受信動
作制御信号ｈを出力し、受信動作を停止させる。そし
て、多数決が終了して得られたデータｆをパラレルもし
くはシリアルに取り込む。次に第２の検出通知手段６は
データクロック生成部３からのクロックｃと、多数決手
段５からのワード同期検出信号ｉを入力として、中央処
理装置７と情報をやりとりすることによって、次のデー
タ形式の先頭を検出して中央処理装置７へ通知信号ｇを
出力する。中央処理装置７は通知信号ｇにより、受信部
２へ受信動作を再開させるよう受信動作制御信号ｈを出
力し、受信動作を再開させる。これら一連の動作によっ
て、全データを受信する前に多数決結果が確定した場
合、残りのシリアルデータは受信せず受信回路を停止
し、次のデータ形式の先頭を検知してから受信回路を動
作させることにより低消費電力化を図ることが可能とな
る。

【００５４】本実施例の第１実施例との異なる点は、第
２の検出通知手段６の構成であり、以下、本実施例の第
２における検出通知手段６の具体的な構成を図１１を用
いて説明する。

【００５５】図１１はデータクロック生成部３、第２の
検出通知手段６の構成図である。

【００５６】つぎに、図１１を第２の検出通知手段６が
データクロック生成部３からのクロックｃと、多数決手
段５からのワード同期検出信号ｉを入力として、中央処
理装置７と情報をやりとりすることによって、次のデー
タ形式の先頭を検出して中央処理装置７へ通知信号ｇを
出力する方法を説明する。

【００５７】図１１の３はデータクロック生成部、３１
は受信部２でＲＦ信号からベースバンド信号の帯域に変
換される信号ａを入力とし、信号ａのエッヂを検出し、
信号ａに同期したクロックを抽出するクロック抽出回
路、３２はクロック抽出回路３１で抽出したクロックを
入力とする位相同期ループ回路、３３は位相同期ループ
回路３２からの再生クロックと信号ａにより、データｂ
とクロックｃを再生するデータクロック再生回路、６
は、第２の検出通知手段、６１は多数決手段５からのワ
ード同期検出信号ｉによってリセットされ、クロックｃ
を入力とし連送データを４０ビット単位でカウントする
フレームカウンタ、６４はフレームカウンタ６１のカウ
ント値に依存して、中央処理装置７により次のデータ形
式の先頭までの計測時間が設定される計時手段としての
タイマ、６３はタイマ６４の基準クロックになる発振源
である。

【００５８】中央処理装置７は通知信号ｅにより、全デ
ータを受信する前に多数決結果が確定した場合、受信部
２へ受信動作を停止させるよう受信動作制御信号ｈを出
力し、受信動作を停止させる。受信部２で受信動作が停
止すれば、受信部２でＲＦ信号からベースバンド信号の
帯域に変換される信号ａは、データクロック生成部３へ
入力されなくなり、クロックｃが出力されず、フレーム
カウンタ６４は動作不可能となる。そのため、中央処理
装置７は受信動作制御信号ｈを出力するとフレームカウ
ンタ６４の値をデータバスｗを通じて読みだし、次のデ
ータ形式の先頭までの時間を演算により求め、次のデー
タ形式の先頭までの計測時間をデータバスｗを通じてタ
イマ６４に設定する。タイマ６４は設定された計測時間
を計測した後、中央処理装置７へ通知信号ｇを出力す
る。これら一連の動作により、受信部２で受信動作が停
止しクロックｃが出力されず、フレームカウンタ６４は
動作不可能となっても、中央処理装置７と情報をやりと
りすることによって、次のデータ形式の先頭を検出して
中央処理装置７へ通知信号ｇを出力することが可能とな
る。

【００５９】

【発明の効果】本発明によれば、中央処理装置は、前記
第１の検出通知手段からの通知結果により受信部の動作
を停止させ、前記第２の検出通知手段からの通知結果に
より受信部の動作を開始させるよう動作する。それによ
って、全データを受信する前に多数決結果が確定した場
合、残りのシリアルデータは受信せず受信回路を停止
し、次のデータ形式の先頭を検知してから受信回路を動
作させるため低消費電力化を図るという点で効果があ
る。

【００６０】また、多数決手段に数個の論理ゲートとｋ
ビット構成でｍ段のシフトレジスタとの組合せ回路を使
用するという回路構成をとっているので、多数決手段の
構成を小型化するという点で効果がある。

【図面の簡単な説明】

【図１】第１の実施例のブロック図である。

【図２】伝送されてくるデータ形式図である。

【図３】多数決手段の構成図である。

【図４】第１の検出通知手段の構成図である。

【図５】データクロック生成部及び第２の検出通知手段
の構成図である。

【図６】多数決手段のタイミング図である。

【図７】第１の検出通知手段のタイミング図である。

【図８】受信部のＯＮ／ＯＦＦのタイミング図である。

【図９】第２の実施例の多数決手段の構成図である。

【図１０】第３の実施例のブロック図である。

【図１１】第３の実施例のデータクロック生成部及び第
２の検出通知手段の構成図である。

【符号の説明】

１…アンテナ ２…受信部 ３…データクロック生成部
４…第１の検出通知手段 ５…多数決手段 ６…第２
の検出通知手段 ７…中央処理装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 周一 茨城県勝田市大字稲田1410番地 株式会社 日立製作所東海工場内

Claims (5)

【特許請求の範囲】
1. 【請求項１】ビット同期データと、ワード同期データ
   と、（２ｎ−１）回（ｎ≧２）連送されてくるｍビット
   のシリアルデータをデータ形式の１単位として受信する
   携帯端末装置において、 前記ｍビットのシリアルデータを多数決回路で多数決を
   行い、全データを受信する前に多数決結果が確定した場
   合、残りのシリアルデータは受信せず受信回路を停止
   し、次のデータ形式の先頭を検知してから受信回路を動
   作させる間欠動作により低消費電力化を図ることを特徴
   とした携帯端末装置。
2. 【請求項２】ビット同期データと、ワード同期データ
   と、（２ｎ−１）回（ｎ≧２）連送されてくるｍビット
   のシリアルデータをデータ形式の１単位として受信する
   携帯端末装置において、 中央処理装置と、 前記シリアルデータからデータ及びクロックを生成する
   位相同期ループ回路を備えたデータクロック生成部と、 前記データクロック生成部からのデータの多数決をとる
   多数決手段と、 前記多数決手段から全データを受信する前に多数決結果
   が確定したことを検出し、検出結果を前記中央処理装置
   へ通知する第１の検出通知手段と、 前記データ形式の先頭を検出し、検出結果を前記中央処
   理装置へ通知する第２の検出通知手段とを備え、 前記第１の検出通知手段からの通知結果により、前記中
   央処理装置は受信部の動作を停止させ、前記第２の検出
   通知手段からの通知結果により前記中央処理装置は受信
   部の動作を開始させることを特徴とした携帯端末装置。
3. 【請求項３】前記多数決手段は、 ｋビット構成でｍ段のシフトレジスタと、 前記シフトレジスタのｋビット出力データに、前記シリ
   アルデータに対応した１ビットデータを順次加算し、演
   算結果を前記シフトレジスタに入力する加算手段と、 前記シフトレジスタのｋビットの出力データが予め定め
   られた値ｓと一致したことを検出する一致検出手段と、 前記一致検出手段の一致検出信号に従って前記加算手段
   の加算動作を禁止する禁止手段と、 前記第１のシフトレジスタのｍ個のｋビットデータをす
   べて（ｓ−ｎ）に初期化する初期化手段からなることを
   特徴とした請求項２記載の携帯端末装置。
4. 【請求項４】前記第２の検出通知手段は、 前記データクロック生成部からのクロックを入力とし、
   前記（２ｎ−１）回（ｎ≧２）連送されてくるｍビット
   のシリアルデータをｍビット単位で計数するフレームカ
   ウンタと、 前記フレームカウンタの出力が（２ｎ−１）に達したら
   前記中央処理装置へ通知する通知部とからなり、 前記第１の検出通知手段からの通知結果により、前記中
   央処理装置が受信部の動作を停止した後、前記位相同期
   ループ回路を自走させ、前記フレームカウンタへデータ
   クロックを入力することを特徴とした請求項２に記載の
   携帯端末装置。
5. 【請求項５】前記第２の検出通知手段は、 前記（２ｎ−１）回（ｎ≧２）連送されてくるｍビット
   のシリアルデータをｍビット単位で計数するフレームカ
   ウンタと、 前記フレームカウンタの計数値に依存して前記中央処理
   装置により次のデータ形式の先頭までの計測時間が設定
   される計時手段と、 前記計時手段が前記設定時間を計時した後、前記中央処
   理装置へ通知する通知部とからなることを特徴とした請
   求項２記載の携帯端末装置。