JPH08204761A - 無線受信装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、コストの低減と消費電力の節約を実
現でき、加えて処理速度をさらに速めることができる無
線受信装置を提供する。 【構成】受信部２で受信した受信信号に対し、ビットレ
ート検出部５には、低ビットレートＰL と高ビットレー
トＰH の周波数成分のみを通過させるバンドパスフィル
タ５１ａ、５１ｂが設けられていて、これらバンドパス
フィルタ５１ａ、５１ｂの通過出力のうち所定レベル以
上で最大のものが検出され、この検出結果がデコーダ部
３に与えられ、そのビットレート専用のサンプリングク
ロックが設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、受信信号のビットレー
トに自動追従可能にした無線受信装置に関するものであ
る。

【０００２】

【従来の技術】最近、加入者が携帯する間欠受信を行う
無線受信装置の一種であるペ−ジング受信機に対して一
般電話機より交換局を介して呼出番号とともに情報メッ
セージを無線伝送することにより、必要とする情報を知
らせるようにしたペ−ジングシステムが運用されてい
る。

【０００３】ところで、このようなペ−ジング受信機が
用いられるシステムの送信信号は、図６に示すようにな
っている。同図（ａ）は、全体フォーマットを示すもの
で、送信信号は、プリアンブル信号Ａとこれに続く複数
のバッチＢ、Ｃ…からなっている。ここでのプリアンブ
ル信号Ａとは、送信信号と受信機とのビット同期を取る
ためのもので、「１０１０１０１…」の“１”と“０”
の繰り返しパターンで、５７６ビット連続している。ま
た、各バッチＢ、Ｃ…は、同図（ｂ）に示すように同期
コードＳＣと第１から第８までの８つのフレームより構
成され、１フレームは２コードワードからなっている。

【０００４】同期コードＳＣと１コードワードはともに
３２ビット構成で、コードワードは、呼出し番号を示す
アドレスコードワードとメッセージを示すメッセージコ
ードワードに分けられる。アドレスコードワードは同図
（ｃ）に、メッセージコードワードは同図（ｄ）にそれ
ぞれ示している。

【０００５】ここで、アドレスコードワードは、第１ビ
ットがアドレスコードワードかメッセージコードワード
かを区別するメッセージフラグであり、アドレスコード
ワードの場合は、このビットが“０”である。そして、
第２〜１９ビットがアドレスデータを表すアドレスビッ
ト、第２０、２１ビットが表示形態、報音形態を示すフ
ァンクションビット、第２２〜３１ビットがＢＣＨパリ
ティビット、第３２ビットがイーブンパリティビットで
ある。

【０００６】また、メッセージコードワードは、第１ビ
ットがメッセージフラグでメッセージコードワードを示
す“１”が設定されており、第２〜２１ビットがメッセ
ージデータを表すメッセージビット、第２２〜３１ビッ
トがＢＣＨパリティビット、第３２ビットがイーブンパ
リティビットである。また、同期コードワードＳＣで
は、３２ビットが特定のパターンになっている。

【０００７】上述した信号は、アドレスコードワードの
アドレスデータと、当該アドレスコードワードを送信す
るフレームの順位とによって、ページング受信機を選択
的に呼び出す方式の信号である。従って、各ページング
受信機には、個別呼出しを受付けるために、１つのアド
レスと１つのフレーム（例えば、第２のフレーム）が割
り当てられる。

【０００８】そして、メッセージを送信する場合は、先
頭にアドレスコードワードが付加され、その後、必要な
長さだけのメッセージコードワードが送られる。なお送
信は、１ワードあたり６２．５ｍｓ（以下、１ワード時
間という。）の送信スピードで行われ、また受信機側で
の受信ミスを少なくするため、同一内容（アドレスおよ
びメッセージ）のものが所定時間後、例えば６０秒後に
再送信されるようになっている。

【０００９】ところで、ペ−ジング受信機において、マ
ルチビットレート方式を採用したものでは、ビットレー
トの検出手段として、プリアンブル信号Ａによるビット
同期確立とプリアンブサーチのタイミングで受信信号を
サンプリングし、これにより得られたパルス幅から受信
信号のビットレートを検出するようにしている。

【００１０】

【発明が解決しようとする課題】ところが、このような
ビットレート検出方法では、複数のビットレート、例え
ば低ビットレートＰL （ｂｐｓ）と高ビットレートＰH
（ｂｐｓ）（ここでＰL＜ＰH ）を正しく検出するに
は、ＰL とＰH の最小公倍数のビットレートに対するサ
ンプリング速度を必要とすることとなり、通常の低ビッ
トレートＰL （ｂｐｓ）にのみ対応しているペ−ジング
受信機と比べて、より高速に動作するものが必要にな
り、このためコスト的に高価で、しかも消費電力が大き
くなるという問題点があった。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、コストの低減と消費電力の節約を実現でき、加えて
処理速度をさらに速めることができる、マルチビットレ
ートに対応可能な無線受信装置を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明は、受信信号を受
信する受信手段と、この受信手段で受信した受信信号に
対し所定のビットレートに対応する周波数成分を通過さ
せるフィルタ手段と、このフィルタ手段を通過される出
力に対応するビットレートに基づいて該ビットレート専
用のサンプリング速度が設定されるデコーダ手段とによ
り構成されている。

【００１３】また、本発明では、フィルタ手段は、異な
るビットレートの周波数成分を通過させる複数のバンド
パスフィルタからなっている。また、本発明では、前記
受信信号の送信相手に対応するビットレートの設定状態
を記憶する記憶手段を有し、前記記憶手段の記憶内容の
ビットレートに基づいて該ビットレート専用のサンプリ
ング速度を前記デコーダ手段に設定するようになってい
る。

【００１４】

【作用】この結果、本発明によれば、受信手段で受信し
た受信信号に対し所定のビットレートに対応する周波数
成分を通過させるフィルタ手段を設けていて、このフィ
ルタ手段を通過される出力に対応するビットレートに基
づいて該ビットレート専用のサンプリング速度がデコー
ダ手段に設定されるようになるので、マルチビットレー
ト対応時にもデコーダ手段の基本動作速度を高速化する
ことなく対処することができる。

【００１５】また、本発明によれば、フィルタ手段とし
て、異なるビットレートの周波数成分を通過させる複数
のバンドパスフィルタが用いられることで、例えば、高
ビットレートまたは低ビットレートに対応して自動的に
サンプリング速度の切り換えを行うことができる。

【００１６】また、本発明によれば、所定の送信相手に
対応するビットレートの設定状態を記憶する記憶手段を
有していて、前記送信相手についてビットレートが設定
されている場合は、ビットレート検出を行うことなく、
記憶内容のビットレートに基づいてサンプリング速度を
デコーダ手段に速やかに設定できる。

【００１７】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。図１はページング受信機の概略構成を示している。
図において、１はアンテナで、このアンテナ１は受信部
２に接続し、この受信部２をデコーダ部３を介してＣＰ
Ｕ４に接続している。受信部２は、アンテナ１で受信し
た受信データを復調するようにしている。

【００１８】受信部２には、ビットレート検出部５を接
続している。このビットレート検出部５は、図２に示す
ようにバンドパスフィルタ５１ａ、５１ｂ、アンプ５２
ａ、５２ｂおよびアナログコンパレータ５３からなるも
のである。ここで、バンドパスフィルタ５１ａは、検出
すべきビットレートを低ビットレートＰL （ｂｐｓ）と
した場合、このビットレートの周波数成分のＰL ／２の
みを通し、また、バンドパスフィルタ５１ｂは、検出す
べきビットレートを高ビットレートＰH （ｂｐｓ）とし
た場合、このビットレートの周波数成分のＰH ／２のみ
を通すものである。また、アナログコンパレータ５３
は、アンプ５２ａ、５２ｂからの出力のうち所定レベル
以上で最大のものを検出し、この検出結果をデコーダ部
３およびＣＰＵ４に伝えるようにしている。

【００１９】デコーダ部３は、ビットレート検出部５の
アナログコンパレータ５３の検出結果から、そのビット
レート専用のサンプリングクロックを選択するようにし
ている。なお、このデコーダ部３については後述する。

【００２０】デコーダ回路３およびＣＰＵ４には、スイ
ッチＳＷ１を介して電源６を接続し、また、受信部２に
は、スイッチＳＷ１およびＳＷ２を介して電源６を接続
している。スイッチＳＷ１は、使用者の操作によりオン
オフされるマニュアルスイッチである。また、スイッチ
ＳＷ２は、デコーダ部３によりオンオフ制御され、受信
部２への電源供給を断続するようにしている。

【００２１】ＣＰＵ４には、シンセサイザ７、ドライバ
８を介してスピーカ９、ドライバ１０を介してＬＥＤ１
１、スイッチ回路１２、ＲＯＭカード１３、メッセージ
メモリ１４および表示部１５を接続している。

【００２２】ここで、シンセサイザ７は、ＶＣＯ回路を
有し、ＣＰＵ４の制御の下に、受信部２に対して所定の
周波数信号を出力するようにしている。ドライバ８は、
ＣＰＵ４の制御の下にスピーカ９を駆動し、呼出し報知
などの各種報知を行い、ドライバ１０は、ＣＰＵ４の制
御の下に、ＬＥＤ１１を点滅し、当該ページング受信機
に対する呼出しがあった旨を報知するものである。ま
た、スイッチ回路１２は、各種のスイッチを有し、操作
されたスイッチに対応するスイッチ入力信号をＣＰＵ４
に入力するものである。

【００２３】ＲＯＭカード１３は、ＥＥＰＲＯＭなどか
らなるもので、当該ページング受信機に対し着脱可能に
設けられ、図３に示すようにページングサービス会社名
ａを始め、情報提供サービスを受けるための受信制御デ
ータとしてアドレスデータｂ、フレームデータｃ、受信
周波数データｄおよびビットレートフラグｅを記憶する
ようにしている。

【００２４】メッセージメモリ１４は、メモリエリアが
複数に分割され、受信したメッセージをメッセージの種
類に応じてそれぞれ異なるメモリエリアに記憶するよう
にしている。

【００２５】そして、表示部１５は、ＣＰＵ４の指示に
より、メッセージメモリ１４に記憶されている受信メッ
セージなどを表示するものである。図４は、デコーダ部
３の概略構成を示すものである。

【００２６】この場合、上述した受信部２からの受信信
号がビット同期回路３１に入力される。このビット同期
回路３１は、受信部２で復調された“１”“０”のビッ
ト列からなる受信信号が入力されると、このビット列と
後述するタイミング制御回路３２より発生される内部ク
ロックとの同期を取るもので、この同期の取れたビット
列をプリアンブル検出回路３３、同期信号検出回路３４
およびＢＣＨ補正回路３５に与えるようにしている。

【００２７】タイミング制御回路３２は、発振回路、３
２進のビットカウンタおよび１７進のワードカウンタな
どを有し、上述したビットレート検出部５の検出出力に
より、この検出されたビットレート専用のサンプリング
クロックを選択して出力するとともに、プリアンブル検
出回路３３、同期信号検出回路３４の検出信号および後
述するフレームレジスタ３６にセットされるフレームデ
ータなどを得て、デコーダ部３全体のタイミング制御を
行い、信号の読み込みタイミングおよび各回路の動作順
序を定めるようにしている。

【００２８】プリアンブル検出回路３３は、受信信号す
なわちビット同期回路３１からのビット列中からのプリ
アンブル信号Ａを検出する回路であり、継続して８ビッ
トに亘って“１”“０”を繰り返して検出したときにプ
リアンブル信号Ａを検出したとして、その検出信号をタ
イミング制御回路３２に送出するようにしている。同期
信号検出回路３４は、受信信号中から同期コードＳＣを
検出し、この検出信号をタイミング制御回路３２および
後述のＳＣ不一致カウンタ３７に送出するようにしてい
る。また、ＢＣＨ補正回路３５は、ＢＣＨパリティコー
ドが付加されてくる受信信号に対してＢＣＨ誤り訂正処
理を行い、訂正済みのデータをデータ処理回路３８およ
びアドレス比較回路３９に送出するとともに、訂正が不
能エラーであった場合は、エラーフラグ用の信号を送出
するようにしている。

【００２９】ＳＣ不一致カウンタ３７は、タイミング制
御回路３２中のワードカウンタのキャリー出力で１だけ
カウントアップするとともに、同期信号検出回路３４の
検出信号によってリセットされるもので、ここでの計数
値がＳＣリトライレジスタ４０にセットされている同期
ずれの許容限界回数に至った時に、その旨の信号をバッ
テリセーブ信号デコーダ４１に送出するようにしてい
る。

【００３０】バッテリセーブ信号デコーダ４１は、タイ
ミング制御回路３２、ＳＣ不一致カウンタ３７あるいは
ＣＰＵ４からの信号を受けて、図１に示すスイッチＳＷ
2 をオンオフ制御するようにしている。

【００３１】ＳＣリトライレジスタ４０、フレームレジ
スタ３６、アドレスレジスタ４２は、ＣＰＵ４からの制
御を受けてＲＯＭカード１３から順次送られてくるデー
タをそれぞれセットするようにしている。ここで、ＳＣ
リトライレジスタ４０は、同期ずれの許容限度回数がセ
ットされ、フレームレジスタ３６は、当該ページング受
信機の個別呼出しなどに係るフレームナンバーがセット
される。また、アドレスレジスタ４２は、フレームレジ
スタ３６にセットされているフレームナンバーのフレー
ムにおけるアドレスがセットされ、例えば、当該受信機
だけを個別に呼び出す場合に用いられるアドレスがセッ
トされたり、当該受信機を含む複数の受信機からなるグ
ループを一斉に呼び出す場合に用いられるアドレスがセ
ットされる。また、アドレスレジスタ４２は、タイミン
グ制御回路３２の制御を受けたフレームレジスタ３６に
より制御され、セットしているアドレスをアドレス比較
回路３９に送出するようにしている。

【００３２】また、フレームレジスタ３６、アドレスレ
ジスタ４２は、ＲＯＭカード１３に記憶されている受信
制御データ（アドレスデータ、フレームデータ）のうち
特定のものがキー入力より選択されたとき、その受信制
御データがＣＰＵ４から送られてきてセットされるよう
になっている。

【００３３】なお、アドレスレジスタ４２は、タイミン
グ制御回路３２の制御を受けたフレームレジスタ３６に
より制御され、セットしているアドレスをアドレス比較
回路３９に送出するようにもしている。

【００３４】アドレス比較回路３９は、タイミング制御
回路３２に制御され、ＢＣＨ補正回路３５から送られて
くる受信したアドレスと、アドレスレジスタ４２から送
られてくるアドレスとを比較するもので、一致した場合
に、その一致検出信号をアドレスメッセージデコーダ４
３に送出するとともに、一致検出信号と一致検出された
アドレスデータに付加されていた２ビットのファンクシ
ョンデータとをアドレス処理回路４４に送出する。

【００３５】なお、アドレス比較回路３９からの出力
は、受信継続信号としてバッテリセーブ信号デコーダ４
１へも送出される。アドレスメッセージデコーダ４３
は、アドレス比較回路３９から送られてくる信号を受け
て、まずアドレス処理回路４４に動作指令信号を送出
し、その後、一定時間経過後にデータ処理回路３８に動
作指令信号を送出するようにしている。また、アドレス
処理回路４４は、アドレスメッセージデコーダ４３から
の動作指令を受けて動作し、その時点に一致検出信号を
送ってきているアドレス比較回路３９にかかるファンク
ションビットデータとをＣＰＵ４で用いられる並列ビッ
ト信号にしてＣＰＵ４に送出する。データ処理回路３８
は、アドレスメッセージデコーダ４３からの動作指令を
受けて動作を開始し、タイミング制御回路３２の制御の
下に、ＢＣＨ補正回路３５から直列信号で与えられるメ
ッセージをＣＰＵ４で用いられる並列ビットにしてＣＰ
Ｕ４に送出する。

【００３６】次に、以上のように構成した実施例の動作
を説明する。まず、使用者によりスイッチＳＷ1 をオン
状態にすると、図５に示すフローチャートが実行され
る。

【００３７】この場合、ステップ５０１で、スイッチＳ
Ｗ1 のオン状態により電源オンになると、ステップ５０
２で、ページングサービス会社の選択・決定を実行す
る。この場合、スイッチ回路１２でのスイッチ操作によ
りＲＯＭカード１３の行アドレスを順に読み出すこと
で、ページングサービス会社名ａが表示部１５に表示さ
れ、この表示のうちから所望するページングサービス会
社名を選択するとともに、決定するようになる。

【００３８】そしてページングサービス会社名が決定さ
れると、ステップ５０３で、当該ページングサービス会
社名の行アドレスにビットレートフラグが立っているか
判断する。この場合、最初はビットレートフラグは立っ
ていないので、ステップ５０４に進む。

【００３９】ステップ５０４では、着信待ち状態とな
る。この場合、ＲＯＭカード１３より上述の決定された
ページングサービス会社名の行アドレスに書き込まれた
アドレスデータｂ、フレームデータｃがＣＰＵ４により
デコーダ部３に送られ、それぞれアドレスレジスタ４
２、フレームレジスタ３６にセットされ、また、ＣＰＵ
４からバッテリセーブ信号デコーダ４１に制御信号が送
られ、スイッチＳＷ2 を所定時間だけオンにする間欠受
信状態になって、次のステップ５０５および５０６で、
ビットレート検出部５によりビットレートが検出された
かを判断する。この場合、プリアンブル信号Ａは、図２
に示すようにバンドパスフィルタ５１ａ、５１ｂに与え
られ、これらバンドパスフィルタ５１ａ、５１ｂを通っ
た出力は、アンプ５２ａ、５２ｂを介してアナログコン
パレータ５３に送られ、このアナログコンパレータ５３
によりアンプ５２ａ、５２ｂからの出力うち所定レベル
以上で最大のものが検出される。つまり、ビットレート
が、例えば低ビットレートＰL （ｂｐｓ）に対応したも
のである場合は、ビットレートの周波数成分のＰL／２
のみを通すバンドパスフィルタ５１ａの出力が最大とな
り、また、高ビットレートＰH （ｂｐｓ）に対応したも
のである場合は、ビットレートの周波数成分のＰH ／２
のみを通すバンドパスフィルタ５１ｂの出力が最大とな
り、これら最大出力のものがアナログコンパレータ５３
により検出される。

【００４０】ステップ５０６で、バンドパスフィルタ５
１ｂの出力が最大となり、高ビットが検出されると、ス
テップ５０７に進み、ビットレート検出部５からの検出
結果は、デコーダ部３のタイミング制御回路３２に送ら
れ、高ビットレート専用のサンプリングクロックが選択
され設定されるようになる。

【００４１】そして、ステップ５０８で、ＲＯＭカード
１３の該当ページングサービス会社名の行アドレスのビ
ットレートフラグを立て、次のステップ５０９でプリア
ンブルが検出されるかが判断される。

【００４２】この場合、スイッチＳＷ2 がオン状態にあ
るタイミングで、プリアンブル信号Ａが送られてくる
と、受信部２を通ってデコーダ部３のビット同期回路３
１に入力される。

【００４３】そして、このビット同期回路３１で回路動
作タイミングと同期が取られ、プリアンブル検出回路３
３に送られ、ここでプリアンブル検出が行われ、例え
ば、継続して８ビットに亘って“１”“０”を繰り返し
検出したときにプリアンブル信号Ａと見做し、その検出
信号をタイミング制御回路３２に送出する。なお、プリ
アンブル信号Ａを検出しない場合は、ステップ５０４に
戻って、着信待ち状態が継続される。

【００４４】そして、プリアンブル検出回路３３がプリ
アンブル信号Ａを検出すると、ステップ５１０の着信処
理に移行される。一方、バンドパスフィルタ５１ａの出
力が最大となり、ステップ５０５で低ビットレートが検
出された場合は、ステップ５１１に進み、ビットレート
検出部５からの判断結果は、デコーダ部３のタイミング
制御回路３２に送られ、低ビットレート専用のサンプリ
ングクロックが選択され設定されるようになる。そし
て、次のステップ５１２でプリアンブルが検出されたか
を判断し、プリアンブルが検出された場合は、がステッ
プ５１３の着信処理に移行される。また、ステップ５１
１でプリアンブルが検出されない場合、あるいはステッ
プ５１３の着信処理が終了すると、ステップ５０４の着
信待ちに戻る。

【００４５】ここまでの説明は、表示部１５に表示され
るページングサービス会社名から所望するページングサ
ービス会社名を選択、決定した状態から、ステップ５０
３で、当該ページングサービス会社名の行アドレスにビ
ットレートフラグが立っていないと判断された場合で、
この段階で、仮に選択決定されたページングサービス会
社名の行アドレスにビットレートフラグが立っている場
合は、ステップ５０３でＹＥＳと判断され、ステップ５
１４に進み、ＣＰＵ４に制御信号がデコーダ部３のタイ
ミング制御回路３２に送られ、高ビットレート専用のサ
ンプリングクロックが選択され設定されるようになる。

【００４６】そして、ステップ５１５で、スイッチＳＷ
2 を所定時間だけオンにする間欠受信状態になって、次
のステップ５１６で、プリアンブルが検出されるかが判
断される。

【００４７】この場合もスイッチＳＷ2 がオン状態にあ
るタイミングで、プリアンブル信号Ａが送られてくる
と、受信部２を通ってデコーダ部３のビット同期回路３
１に入力される。

【００４８】そして、このビット同期回路３１で回路動
作タイミングと同期が取られ、プリアンブル検出回路３
３に送られ、ここでプリアンブル検出が行われ、例え
ば、継続して８ビットに亘って“１”“０”を繰り返し
検出したときにプリアンブル信号Ａと見做し、その検出
信号をタイミング制御回路３２に送出する。なお、プリ
アンブル信号Ａを検出しない場合は、ステップ５１５に
戻って、着信待ち状態が継続される。そして、プリアン
ブル検出回路３３がプリアンブル信号Ａを検出すると、
ステップ５１０の着信処理に移行される。

【００４９】なお、ここでの着信処理については、既に
公知の動作なので、ここでの詳細な説明は省略する。従
って、このような実施例によれば、受信部２で受信した
受信信号に対し、ビットレート検出部５には、低ビット
レートＰL と高ビットレートＰH の周波数成分のみを通
過させるバンドパスフィルタ５１ａ、５１ｂが設けられ
ていて、これらバンドパスフィルタ５１ａ、５１ｂの通
過出力のうち所定レベル以上で最大のものが検出され、
この検出結果がデコーダ部３に与えられ、そのビットレ
ート専用のサンプリングクロックが設定されるので、マ
ルチビットレート対応時にもデコーダ部３の基本動作速
度を高速化することなく対処することができ、従来のＰ
L とＰH の最小公倍数のビットレートに対するサンプリ
ング速度を必要とするものと比べ、コストの低減と消費
電力の節約を実現できる。

【００５０】また、低ビットレートＰL と高ビットレー
トＰH の周波数成分のみを通過させる複数のバンドパス
フィルタ５１ａ、５１ｂが用いられ、高ビットレートま
たは低ビットレートに対応して自動的にサンプリングク
ロックが切り換えられるようになり、しかも、所定の送
信相手であるページングサービス会社に対応するビット
レート設定状態をフラグによりＲＯＭカード１３に記憶
していて、前記ページングサービス会社からの受信によ
りＲＯＭカード１３のフラグ状態から当該ビットレート
に基づいてサンプリングクロックをデコーダ部３に速や
かに設定できるようになるので、全体の処理速度をさら
に速めることができる。

【００５１】なお、本発明は、上記実施例にのみ限定さ
れず、要旨を変更しない範囲で、適宜変形して実施でき
る。例えば、予めデコーダ部を低ビットレート用に設定
しておき、高ビットレート用のバンドパスフィルタのみ
を設けるようにして、高ビットレートを検出したとき
に、デコーダ部を高ビットレート用に切り換えるように
してもよい。このようにすれば、１回のビットレート検
出のみで済み、また、低ビットレート用のバンドパスフ
ィルタが必要なくなるので、さらに消費電力の節約と、
コストの低減および小形化を実現することができる。

【００５２】また、上述の実施例では、２つのビットレ
ートに対応するようにしているが、３つ以上のビットレ
ートに対応するようにしてもよい。この場合は、各ビッ
トレートに対応したバンドパスフィルタが必要になるこ
とは勿論である。

【００５３】また、上述した実施例では、本発明をペー
ジング受信機に適用した場合について説明したが、例え
ばＦＭ多重受信機などでもよく、要はビットレートの異
なるデジタルデータを受信する受信機であれば本発明を
適用できる。

【００５４】

【発明の効果】以上述べたように、本発明によれば、マ
ルチビットレート対応時にもデコーダ手段の基本動作速
度を高速化することなく対処することができ、コストの
低減と消費電力の節約を実現できる。

【００５５】また、マルチビットレートに対し、これら
各ビットレートに対応して自動的にデコーダ部のサンプ
リング速度を切り換えることができ、さらに、所定の送
信相手に対応するビットレートの設定状態を記憶する記
憶手段を有することで、前記送信相手についてビットレ
ートが設定されている場合は、ビットレート検出を行う
ことなく、記憶内容のビットレートに基づきサンプリン
グ速度を設定できることから、全体の処理速度をさらに
速めることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示す図。

【図２】一実施例に用いられるビットレート検出部の概
略構成を示す図。

【図３】一実施例に用いられるＲＯＭカードの内部構成
を示す図。

【図４】一実施例に用いられるデコーダ部の概略構成を
示す図。

【図５】一実施例の動作を説明するためのフローチャー
ト。

【図６】従来のペ−ジング受信機が用いられるシステム
の送信信号を説明するための図。

【符号の説明】

１…アンテナ、２…受信部、３…デコーダ部、３１…ビ
ット同期回路、３２…タイミング制御回路、３３…プリ
アンブル検出回路、３４…同期信号検出回路、３５…Ｂ
ＣＨ補正回路、３６…フレームレジスタ、３７…ＳＣ不
一致カウンタ、３８…データ処理回路、３９…アドレス
比較回路、４０…ＳＣリトライレジスタ、４１…バッテ
リセーブ信号デコーダ、４２…アドレスレジスタ、４３
…アドレスメッセージデコーダ、４４…アドレス処理回
路、４…ＣＰＵ、５…ビットレート検出部、５１ａ、５
１ｂ…バンドパスフィルタ、５２ａ、５２ｂ…アンプ、
５３…アナログコンパレータ、６…電源、７…シンセサ
イザ、８…ドライバ、９…スピーカ、１０…ドライバ、
１１…ＬＥＤ、１２…スイッチ回路、１３…ＲＯＭカー
ド、１４…メッセージメモリ、１５…表示部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 受信信号を受信する受信手段と、 この受信手段で受信した受信信号に対し所定のビットレ
   ートに対応する周波数成分を通過させるフィルタ手段
   と、 このフィルタ手段を通過される出力に対応するビットレ
   ートに基づいて該ビットレート専用のサンプリング速度
   が設定されるデコーダ手段と、 を具備したことを特徴とする無線受信装置。
2. 【請求項２】 フィルタ手段は、異なるビットレートの
   周波数成分を通過させる複数のバンドパスフィルタから
   なることを特徴とする請求項１記載の無線受信装置。
3. 【請求項３】 前記受信信号の送信相手に対応するビッ
   トレートの設定状態を記憶する記憶手段を有し、 前記記憶手段の記憶内容のビットレートに基づいて該ビ
   ットレート専用のサンプリング速度を前記デコーダ手段
   に設定することを特徴とする請求項１または２記載の無
   線受信装置。