JPWO2005078927A1 - 低ビットレート信号に基づくビットレート判定回路 - Google Patents

Abstract

少なくとも第１のビットレートの信号と前記第１のビットレートより高い第２のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路が開示されている。本ビットレート判定回路は、前記第２のビットレートの信号は通過させず、前記第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択手段と、前記周波数選択手段の出力に前記第１のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定手段と、前記低周波数成分判定手段の出力を平滑化する平滑化手段と、前記平滑化手段の出力を論理レベルへ変換するレベル変換手段とを有することを特徴とする。これにより、入力信号に含まれる低周波数成分に基づきそのビットレートを判定することができる。

Description

本発明は、ビットレートの判定に関し、特に、入力信号のビットレートを判定してその判定結果を出力するビットレート判定回路、その回路で使用するビットレート判定方法、およびその回路を用いたマルチレート受信回路に関する。

複数の伝送速度（ビットレート）に対応し、各々のビットレートに対し性能を最適化できる受信回路が提案されている（例えば、特許文献１参照）。これらの回路では、入力された信号のビットレートの高低を自動判定するビットレート判定回路が使用されている。

図２１に特許文献１に示された従来のビットレート判定回路の構成を示す。図２１において、１は入力端子、２は出力端子、３は遅延回路、４は排他的論理和回路、５は平均値検出回路、６はレベル判定器、７は参照電位入力端子をそれぞれ示す。また、図２２に、図２１のビットレート判定回路の各点における動作時の波形を示す。図２２において、Ａは入力信号波形、Ｂは排他的論理和回路４の出力波形、Ｃは平均値検出回路５の出力波形、Ｄはレベル判定器６の出力波形を示す。

従来のビットレート判定回路は入力部に遅延回路３と排他的論理和回路４を有している。Ａに示した入力信号波形が入力端子１に入力されると、排他的論理和回路４の出力には、Ｂに示したように、入力信号Ａの立ち上がりエッジ部と立ち下がりエッジ部に遅延回路３の遅延時間と同じ時間幅のパルスが出力される。この動作により出力されるパルス信号の密度は、高ビットレートの入力信号に対して高く、低ビットレートの入力信号に対して低くなる。このようなパルスの粗密を平均値検出回路５で平滑化することにより、高ビットレートの入力信号に対して高く、低ビットレートの入力信号に対して低い出力電位が得られる。その出力電位をレベル判定器６で参照電位（Ｖｒｅｆ）と比較して、ビットレート判定の制御信号Ｄを得ることができる。
特開平２０００−４０９６０号公報

しかしながら、図２１に示した従来のビットレート判定回路は、判定結果の制御信号をフィードバックする場合にビットレートを正しく判定できないという問題があった。この問題が生じる場合の例として、図２３に従来のビットレート判定回路を用いたマルチレート受信回路のブロック図を示す。図２３において、１は入力端子、８は利得帯域可変型前置増幅回路、９は利得帯域制御端子、１０は振幅制限増幅回路、１１は図２１で説明したビットレート判定回路、１２、１３は差動出力端子をそれぞれ示す。このマルチレート受信回路は、ビットレート判定回路１１を用いて入力信号のビットレートの高低を判定し、信号のビットレートに最適な帯域と利得が得られるように利得帯域可変型前置増幅回路８の帯域と利得とを変化させる制御機構を有するものである。

入力信号として低いビットレートの信号が入力されているときは、ビットレート判定回路１１の判定結果が低ビットレートとなり、利得帯域可変型前置増幅回路８の帯域上限周波数を低下させて利得を上昇させることで、最小受信感度を向上させることができる。しかしながら、入力信号が低いビットレートから高いビットレートに切り替わった場合、利得帯域可変型前置増幅回路８の帯域上限周波数が低くなっているため、ビットレート判定回路１１に入力される信号は高周波数成分が失われてしまい、正しいビットレートの判定ができなくなってしまうという問題があった。

本発明の１つの目的は、ビットレート判定回路の入力信号から高周波数成分が失われていても、正確な判定結果を得ることができるようにしたビットレート判定回路を提供することである。

また、本発明の他の目的は、上記ビットレート判定回路を用いたマルチレート受信回路を提供することである。

本発明に係る発明のビットレート判定回路は、少なくとも第１のビットレートの信号と前記第１のビットレートより高い第２のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路であって、
前記第２のビットレートの信号は通過させず、前記第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択手段と、
前記周波数選択手段の出力に前記第１のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定手段と、
前記低周波数成分判定手段の出力を平滑化する平滑化手段と、
前記平滑化手段の出力を論理レベルへ変換するレベル変換手段とを有することを特徴とする。

周波数選択手段は、第１のビットレートより高い第２のビットレートの信号は通過させず、第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる。低周波数成分判定手段は、周波数選択手段の出力に第１のビットレートの信号の少なくとも低周波数成分の一部があるかどうか判定する。平滑化手段により低周波数成分判定手段の出力を平滑化し、平滑化された信号をレベル変換手段により論理レベルに変換する。これにより、入力信号に含まれる低周波数成分に基づきそのビットレートを判定することができる。

本発明の一実施形態によると、前記周波数選択手段は積分回路であり、前記低周波数成分判定手段はヒステリシス比較回路であり、前記平滑化手段は積分回路であり、前記レベル変換手段は比較回路であってもよい。

また、本発明に係るマルチレート受信回路は、複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路であって、入力信号を増幅する前置増幅回路と、前記前置増幅回路の出力信号を一定の振幅に増幅する主増幅回路と、前記前置増幅回路と前記主増幅回路で増幅された信号に基づき前記前置増幅回路の帯域および利得を制御する、本発明に係るビットレート判定回路とを有することを特徴とする。

前記ビットレート判定回路は、入力信号が第１のビットレートの信号であるかどうかを判定して前置増幅回路の帯域および利得を制御することができる。

本発明の他の目的、特徴、利益は、添付した図面を参照して以下の詳細な説明を読めばより一層明確になるであろう。

［図１］本発明の第１の実施形態によるビットレート判定回路を示すブロック図である。
［図２］図１のビットレート判定回路の動作を説明するための波形図である。
［図３］第１の実施形態の第１の変形例によるビットレート判定回路を示すブロック図である。
［図４］図３のビットレート判定回路の動作原理を示す波形図である。
［図５］第１の実施形態の第２の変形例によるビットレート判定回路を示すブロック図である。
［図６］図５のビットレート判定回路の動作を説明するための波形図である。
［図７］第１の実施形態の第３の変形例によるビットレート判定回路を示すブロック図である。
［図８］図７のビットレート判定回路の動作を説明するための波形図である。
［図９］本発明の第２の実施形態によるビットレート判定回路を示すブロック図である。
［図１０］第２の実施形態の第１の変形例によるビットレート判定回路を示すブロック図である。
［図１１］第２の実施形態の第２の変形例によるビットレート判定回路を示すブロック図である。
［図１２］第２の実施形態の第３の変形例によるビットレート判定回路を示すブロック図である。
［図１３］本発明の第３の実施形態によるマルチレート受信回路であり、第１の実施形態によるビットレート判定回路を用いたものを示すブロック図である。
［図１４］第３の実施形態の一変形例によるマルチレート受信回路であり、第２の実施形態によるビットレート判定回路を用いたものを示すブロック図である。
［図１５］本発明の第４の実施形態によるビットレート判定回路を示すブロック図である。
［図１６］第４の実施形態の一変形例によるビットレート判定回路を示すブロック図である。
［図１７］本発明の第５の実施形態によるマルチレート受信回路であり、図１５に示したビットレート判定回路を用いたものを示すブロック図である。
［図１８］第５の実施形態の一変形例によるマルチレート受信回路であり、図１６に示したビットレート判定回路を用いたものを示すブロック図である。
［図１９］本発明の第６の実施形態によるマルチレート受信回路を示すブロック図である。
［図２０］本発明の第７の実施形態によるマルチレート受信回路を示すブロック図である。
［図２１］従来のビットレート判定回路を示すブロック図である。
［図２２］図２１のビットレート判定回路の動作を説明するための波形図である。
［図２３］従来のビットレート判定回路を用いたマルチレート受信回路のブロック図である。

符号の説明

１ 入力端子
２ 出力端子
３ 遅延回路
４ 排他的論理和回路
５ 平均値検出回路
６ レベル判定器
７ 参照電位入力端子
８ 利得帯域可変型前置増幅回路
９ 利得帯域制御端子
１０ 振幅制限増幅回路
１１ ビットレート判定回路
１２，１３ 差動出力端子
１４ １段目の積分回路
１５ ヒステリシス比較回路
１６ ２段目の積分回路
１７ 比較回路
１８ 参照電位入力端子
１９ １段目の積分回路１４と同等の帯域を持つヒステリシス比較回路
２０ ２段目の積分回路１６と同等の帯域を持つ比較回路
２１ 入力端子（非反転入力）
２２ 入力端子（反転入力）
２３ 差動型ヒステリシス比較回路
２４ 差動型ヒステリシス比較回路２３の非反転出力端子
２５ 差動型ヒステリシス比較回路２３の反転出力端子
２６ 終端回路
２７ １段目の積分回路１４と同等の帯域を持つ差動型ヒステリシス比較回路
２８ シングルエンド型増幅回路
２９ 差動出力バッファ回路
３０、３１ 帰還抵抗
３２ 電圧制御型スイッチもしくは電圧制御型スイッチ素子
３３ 参照電位入力端子
３４ ビットレート判定回路
３５ ビットレート判定回路
３６ Ｄ／Ａコンバータ
３７ 可変抵抗もしくは可変抵抗素子
３８ 分岐もしくは分配回路
３９ Ｎ入力Ｄ／Ａコンバータ
Ａ 入力信号波形
Ｂ 排他的論理和回路出力波形
Ｃ 平均値検出回路出力波形
Ｄ レベル判定器出力波形
Ａ１ 低ビットレートの入力波形
Ａ２ 高ビットレートの入力波形
Ｂ１ １段目の積分回路１４の出力波形（低ビットレート入力時）
Ｂ２ １段目の積分回路１４の出力波形（高ビットレート入力時）
Ｃ１ ヒステリシス比較回路１５の出力波形（低ビットレート入力時）
Ｃ２ ヒステリシス比較回路１５の出力波形（高ビットレート入力時）
Ｄ１ ２段目の積分回路１６の出力波形（低ビットレート入力時）
Ｄ２ ２段目の積分回路１６の出力波形（高ビットレート入力時）
Ｅ１ 比較回路１７の出力波形（低ビットレート入力時）
Ｅ２ 比較回路１７の出力波形（高ビットレート入力時）
Ｆ１ １段目の積分回路１４と同等の帯域を持つヒステリシス比較回路１９の出力波形（低ビットレート入力時）
Ｆ２ １段目の積分回路１４と同等の帯域を持つヒステリシス比較回路１９の出力波形（高ビットレート入力時）
Ｇ１ ２段目の積分回路１６と同等の帯域を持つ比較回路２０の出力波形（低ビットレート入力時）
Ｇ２ ２段目の積分回路１６と同等の帯域を持つ比較回路２０の出力波形（高ビットレート入力時）

本発明を実施するための最良の形態を、添付した図面を参照して詳しく説明する。
［第１の実施形態］
図１ないし８を参照して、本発明の第１の実施形態およびその変形例によるビットレート判定回路を説明する。

図１は本発明の第１の実施形態によるビットレート判定回路を示す図である。図１において、１は入力端子、１４は１段目の積分回路（例えば低域通過フィルタ）、１５はＶｔｈ、−Ｖｔｈのしきい値をもつヒステリシス比較回路、１６は２段目の積分回路（例えば低域通過フィルタ）、１７は比較回路、１８は参照電位（Ｖｒｅｆ）入力端子、２は出力端子をそれぞれ示す。

図２は、図１のビットレート判定回路の動作を説明するための波形図である。図２において、Ａ１は入力端子１に入力される低ビットレートの入力波形を示し、Ａ２は同じく入力端子１に入力される高ビットレートの入力波形を示す。Ｂ１は、Ａ１に示した低ビットレートの入力波形を入力端子１に入力した場合における、１段目の積分回路１４の出力波形を示す。Ｂ２は、Ａ２に示した高ビットレートの入力波形を入力端子１に入力した場合における、１段目の積分回路１４の出力波形を示す。同様に、Ｃ１は、Ａ１に示した低ビットレートの入力波形を入力端子１に入力した場合における、ヒステリシス比較回路１５の出力波形を示す。Ｃ２は、Ａ２に示した高ビットレートの入力波形を入力端子１に入力した場合における、ヒステリシス比較回路１５の出力波形を示す。以下同様に、Ｄ１は２段目の積分回路１６の出力波形（低ビットレート信号入力時）、Ｄ２は２段目の積分回路の出力波形（高ビットレート信号入力時）をそれぞれ示す。また、Ｅ１は比較回路１７の出力波形（低ビットレート信号入力時）、Ｅ２は比較回路１７の出力波形（高ビットレート信号入力時）をそれぞれ示す。

入力端子１から入力された信号Ａ１、Ａ２は、１段目の積分回路１４に入力される。１段目の積分回路１４は、高ビットレート信号は通過できず低ビットレート信号は少なくともその低周波数成分の一部が通過できる程度の周波数特性を有する。したがって、低ビットレート信号入力時の出力Ｂ１は、立ち上がり立ち下がり部の傾きがなだらかになっているものの、特に連続符号などの低周波数成分を含む波形が入力された場合には振幅が十分大きな信号が得られる。一方、高ビットレート信号入力時の出力Ｂ２は、１段目の積分回路１４により入力振幅の中間電位付近に平均化されるため、振幅が十分大きな信号は得られない。

ヒステリシス比較回路１５はシュミットトリガー回路とも呼ばれ、図中のＶｔｈ、−Ｖｔｈで示した２つのしきい値Ｖｔｈ、−Ｖｔｈを持つ回路である。Ｖｔｈより高い入力電位に対し高電位（ハイ）を出力し、−Ｖｔｈより低い入力電位に対し低電位（ロー）を出力する。２つのしきい値の間の入力電位に対しては、出力は変化しない。したがって、波形Ｃ１に示したように、低ビットレート信号入力時の１段目の積分回路１４の出力Ｂ１が入力されたときには、その出力は頻繁にハイとローが切り替わる。しかし、波形Ｃ２に示したように、高ビットレート信号入力時の１段目の積分回路１４の出力Ｂ２が入力されたときには、出力Ｂ２はヒステリシス比較回路１５の上のしきい値Ｖｔｈを越えないので、初期状態のローが保持される。

２段目の積分回路１６は、低ビットレート信号が通過できずに積分される程度の周波数特性を有する。Ｃ１、Ｃ２を入力信号として２段目の積分回路１６に入力すると、その信号は平均化され出力される。波形Ｄ１に示したように、低ビットレート信号入力時にはヒステリシス比較回路１５の出力がハイとローの間で切り替わるので、その出力が平均化されて出力される。一方、高ビットレート信号入力時にはヒステリシス比較回路１５の出力（Ｃ２）がローに保持されるため、２段目の積分回路１６の出力（Ｄ２）も低電位に保持される。

比較回路１７の参照電位（Ｖｒｅｆ）は、低ビットレートの入力信号に対する２段目の積分回路１６の出力Ｄ１の電位の上昇を的確に捉えられるように決定しておく。Ｄ１を比較回路１７に入力すると、Ｄ１が参照電位（Ｖｒｅｆ）を越えたときから比較回路１７の出力Ｅ１はハイレベルとなり、一方、Ｄ２を比較回路１７に入力すると、Ｄ２は参照電位（Ｖｒｅｆ）を超えないので比較回路１７の出力Ｅ２はローレベルのままである。これにより、入力信号のビットレートを判定することができる。

すなわち、本発明のビットレート判定回路では、判定しようとする高低二種類のビットレートの内の高ビットレート信号は通過できず低ビットレート信号は少なくともその低周波数成分の一部が通過できる程度の帯域の１段目の積分回路を用いる。これにより、入力信号が高ビットレートの場合には積分回路の出力信号の振幅が小さくなり、入力信号が低ビットレートの場合には連続符号部等に積分回路の出力信号の振幅が大きいことを利用して、ビットレートを判定する。具体的には、小振幅では動作せず大振幅のときに動作するヒステリシス比較回路を接続し、その出力をより帯域の低い２段目の積分回路で平滑化することで、高いビットレートに対して低い電位、低いビットレートに対して高い電位を得る。この出力電位を比較回路に入力し、参照電位と比較判定させることで判定結果の制御信号を得る。この判定方式では、判定する信号の低周波数成分の有無を判定材料とするため、ビットレート判定回路に入力される信号が高周波数成分を失っていたとしても正確な判定結果を得ることができる。

図３は、第１の実施形態の第１の変形例によるビットレート判定回路を示すブロック図である。図３において、図１と同じ符号は同様の構成要素を示す。１９はＶｔｈ、−Ｖｔｈのしきい値をもつヒステリシス比較回路であるが、１段目の積分回路１４と同等の周波数特性を持つヒステリシス比較回路を示す。

図４は、図３に示したビットレート判定回路の動作を説明するための波形図である。
図２と同じ参照符号は同様の構成要素を示し、Ｆ１は、Ａ１に示した低ビットレート波形を入力端子１に入力した場合における、ヒステリシス比較回路１９の出力波形を示す。Ｆ２は、Ａ２に示した高ビットレート波形を入力端子１に入力した場合における、ヒステリシス比較回路１９の出力波形を示す。

本変形例では、１段目の積分回路１４を省略してスルーとし、この積分回路１４と同等の周波数特性を有するヒステリシス比較回路１９を用いている。入力された信号（Ａ１、Ａ２）は双方とも振幅が十分にとれているが、ヒステリシス比較回路１９の応答性能が低いため、低ビットレート信号入力時には応答し、ハイとローの切り替え動作を行うことができるが、高ビットレート信号入力時には応答できずにローに保持される。２段目の積分回路１６以降は、図１に示した第１の実施形態と同様の動作を行うので、これと同様にビットレート判定結果を得られることが分かる。

図５は、第１の実施形態の第２の変形例によるビットレート判定回路を示すブロック図である。図５において、図１と同じ符号は同様の構成要素を示す。２０は２段目の積分回路１６と同等の帯域を持つ比較回路を示す。図６は、図５に示したビットレート判定回路の動作を説明するための波形図である。図２と同じ符号は同様の構成要素を示す。Ｇ１は、Ａ１に示した低ビットレート波形を入力端子１に入力した場合における、比較回路２０の出力波形を示す。Ｇ２は、Ａ２に示した高ビットレート波形を入力端子１に入力した場合における、比較回路２０の出力波形（高ビットレート信号入力時）を示す。

本変形例では、２段目の積分回路１６を省略してスルーとし、この積分回路１６と同等の周波数特性を有する比較回路２０を用いている。この比較回路２０は、ヒステリシス比較回路１５の出力信号に対し高速に応答できないため、安定した判定結果を得ることができる。これにより、図１に示した第１の実施形態および図３に示した変形例と同様のビットレート判定結果が得られる。

図７は、第１の実施形態の第３の変形例によるビットレート判定回路を示すブロック図である。図７において、図３および図５と同じ符号は同様の構成要素を示す。

図８は、図７に示したビットレート判定回路の動作を説明するための波形図である。図４及び図６と同じ符号は同様の構成要素を示す。本変形例によるビットレート判定回路の動作は図３と５に示した変形例の説明から明らかであり、第１の実施形態と同様のビットレート判定結果が得られる。
［第２の実施形態］
図９ないし１２を参照して本発明の第２の実施形態およびその変形例によるビットレート判定回路を説明する。

図９は本発明の第２の実施形態によるビットレート判定回路を示す図である。図１と同じ符号は同様の構成要素を示す。２１は入力端子（非反転入力）、２２は入力端子（反転入力）、２３は差動型ヒステリシス比較回路、２４は差動型ヒステリシス比較回路２３の非反転出力端子、２５は差動型ヒステリシス比較回路２３の反転出力端子、２６は終端回路をそれぞれ示す。第２の実施形態によるビットレート判定回路は、差動型ヒステリシス比較回路２３を用いた例で、差動入力端子２１、２２各々に対して１段目の積分回路１４が接続されている。差動型ヒステリシス比較回路２３の非反転出力端子２４側に２段目の積分回路１６以降の回路を接続すれば、第１の実施形態と同様に動作することは明らかである。

図１０は第２の実施形態の第１の変形例によるビットレート判定回路を示す図である。図９と同じ参照符号は同様の構成要素を示し、２７はＶｔｈ、−Ｖｔｈのしきい値をもつ差動型ヒステリシス比較回路であるが、１段目の積分回路１４と同等の周波数特性を持つ差動型ヒステリシス比較回路を示す。本実施形態は図１０に示したビットレート判定回路に図３と同様の設計思想を当てはめたもので、他の実施形態と同様に動作する。

図１１は第２の実施形態の第２の変形例によるビットレート判定回路を示す図である。図５及び図９と同じ参照符号は同様の構成要素を示す。本実施形態は図９に示した第２の実施形態によるビットレート判定回路に図５と同様の設計思想を当てはめたもので、他の実施形態と同様に動作する。

図１２は第２の実施形態の第３の変形例によるビットレート判定回路を示す図である。図１０及び図１１と同じ参照符号は同様の構成要素を示す。本実施形態は図９に示したビットレート判定回路に図７と同様の設計思想を当てはめたもので、他の実施形態及びその変形例と同様に動作する。

以上説明したビットレート判定回路で使用する１段目と２段目の積分回路１４、１６、ヒステリシス比較回路１５、比較回路１７、差動型ヒステリシス比較回路２３、終端回路２６は、同様の動作をするものであれば回路構成の詳細は問わない。また、図９ないし図１２に示したビットレート判定回路に用いている終端回路２６は必ずしも必要なく、場合によっては省略して構わない。さらに、図９ないし図１２に示したビットレート判定回路では、差動型ヒステリシス比較回路２３の入力端子２１、２２のいずれか一方を参照電位入力端子としても良く、その場合に図９、図１１に示したビットレート判定回路では、参照電位入力端子とした端子側の１段目の積分回路を省略してスルーにすることができる。

上記のとおり、本発明の第１および第２の実施形態によるビットレート判定回路によれば、従来のビットレート判定回路と異なり、判定する信号の低周波数成分の有無を判定材料とするため、ビットレート判定回路に入力される信号が高周波数成分を失っていたとしても正確な判定結果を得ることができる。このため、判定結果のフィードバックによりビットレート判定回路の前段の回路の帯域上限周波数が低下しても正確な制御を行うことができる。
［第３の実施形態］
図１３および１４を参照して、本発明による第３の実施形態およびその変形例によるマルチレート受信回路を説明する。

図１３は、本発明の第１の実施形態またはその変形例によるビットレート判定回路を用いたマルチレート受信回路のブロック構成を示す図である。このマルチレート受信回路は、デジタル信号入力によって利得と帯域を変化する利得帯域可変型前置増幅回路８を用いている。図１３において、１は入力端子、９は利得帯域制御端子、２８はシングルエンド型増幅回路、２９は差動出力バッファ回路、３０、３１は帰還抵抗、３２は電圧制御型スイッチもしくは電圧制御型スイッチ素子、３３は参照電位入力端子、３４は第１の実施形態またはその変形例によるビットレート判定回路、１０は振幅制御増幅回路、１２、１３は差動出力端子をそれぞれ示す。

ここで利得帯域可変型前置増幅回路８の利得と帯域を切替える機構は、帰還抵抗３０に並列接続された帰還抵抗３１と電圧制御型スイッチもしくは電圧制御型スイッチ素子の直列接続回路により実現されている。例えばビットレート判定回路３４の出力が低ビットレート時にハイレベル、高ビットレート時にローレベルであれば、ハイレベルの信号に対してオフ、ローレベルの信号に対してオンとなるようなスイッチもしくはスイッチ素子を３２に用いれば、帯域と利得を切替えることが出来る。

図１４に第２の実施形態によるビットレート判定回路を用いたマルチレート受信回路のブロック構成を示す。図１４において、１ないし１３は図１３と同様の構成要素を示し、２１、２２は図９と同様の構成要素を示し、２８ないし３２は図１３と同様の構成要素を示し、３５は第２の実施形態またはその変形例によるビットレート判定回路をそれぞれ示す。この場合は、入力端子２１を振幅制限増幅回路１０の非反転出力端子１２に、入力端子２２を反転出力端子１３に接続すれば図１３のマルチレート受信回路と同様の機能が得られる。
［第４の実施形態］
図１５および１６を参照して、本発明の第４の実施形態およびその変形例によるビットレート判定回路を説明する。

図１５は、本発明の第４の実施形態によるビットレート判定回路を示す図である。図中の記号は１ないし１８は図１と同様の構成要素を示し、３６はＤ／Ａコンバータを示す。図中では便宜上、本発明の第１の実施形態によるビットレート判定回路にＤ／Ａコンバータ３６を接続した構成を示したが、第１の実施形態の変形例にＤ／Ａコンバータ３６を接続してもよい。本実施形態では、得られた判定出力の論理値をＤ／Ａコンバータ３６を用いてアナログ信号に変換することで、アナログ信号入力によって利得と帯域を変化する利得帯域可変型前置増幅回路（図１７参照）にフィードバック制御をかけることができる。

図１６は、第４の実施形態の一変形例によるビットレート判定回路を示す図である。図中の記号は１ないし２６は図９と同様の構成要素を示し、３６は図１５と同様の構成要素を示す。図中では便宜上、本発明の第２の実施形態のビットレート判定回路にＤ／Ａコンバータ３６を接続した構成を示したが、第２の実施形態の変形例にＤ／Ａコンバータ３６を接続してもよい。本変形例は差動入力型の判定回路で、第４の実施形態によるビットレート判定回路と同様に、アナログ信号入力によって利得と帯域が変化する利得帯域可変型前置増幅回路（図１８参照）を用いた場合に有効である。
［第５の実施形態］
図１７および１８を参照して、本発明の第５の実施形態およびその変形例によるマルチレート受信回路を説明する。

図１７に、本発明の第５の実施形態によるマルチレート受信回路であって本発明の第４の実施形態によるビットレート判定回路を用いたもののブロック構成を示す。図１７において、１ないし３４は図１３と同様の構成要素を示し、３６は図１５と同様の構成要素を示し、３７は可変抵抗もしくは可変抵抗素子を示す。ここで、可変抵抗もしくは可変抵抗素子３７は、利得帯域制御端子９に入力される判定出力の電圧値もしくは電流値に対し連続的にその抵抗値が変化する。なお、可変抵抗もしくは可変抵抗素子３７は便宜上、ＦＥＴの記号を用いて表現したが、バイポーラトランジスタやその他の同様の機能を有する部品や素子でもよい。利得帯域可変型前置増幅回路８の利得と帯域をアナログ信号の入力に対して連続的に変化させることが出来る。Ｄ／Ａコンバータ３６の出力電位を調整し、Ｄ／Ａ変換前の判定出力論理値に対して利得帯域可変型前置増幅回路８が所望の利得帯域特性となるよう設計すれば、図１３に示した本発明の第３の実施形態によるマルチレート受信回路と同様の機能が得られる。

図１８に本発明の第５の実施形態の一変形例によるマルチレート受信回路であって、第４の実施形態の一変形例によるビットレート判定回路を用いたもののブロック構成を示す。本発明の第２の実施形態によるビットレート判定回路３５を用いる場合は、図１４と同様に入力端子２１を振幅制限増幅回路１０の非反転出力端子１２に、入力端子２２を反転出力端子１３に接続すれば同様の機能が得られる。
［第６の実施形態］
図１９に、本発明のビットレート判定回路を用いて３種類以上のビットレートの判定を行うマルチレート受信回路を構成した例を示す。図１９において、１ないし３４は図１３と同様の構成要素を示し、３８は分岐もしくは分配回路を示す。利得帯域制御端子９、帰還抵抗３１、電圧制御型スイッチもしくは電圧制御型スイッチ素子３２、第１の実施形態またはその変形例によるビットレート判定回路３４はＮ個並列に用いているので、各番号に括弧付きの子番号を振って識別した。なお、スイッチ３２は電流制御型でもよい。ここでは第１の実施形態またはその変形例によるビットレート判定回路３４がＮ個並列、利得帯域可変型前置増幅回路８の帰還抵抗値を変更する帰還抵抗３１と電圧制御型スイッチもしくは電圧制御型スイッチ素子３２による直列回路もＮ個並列用いているので、Ｎ＋１種類のビットレートの判別が可能である。例えばＮ＋１種類のビットレートを低いほうから順にＢＲ（１）、ＢＲ（２）、．．．、ＢＲ（Ｎ）、ＢＲ（Ｎ＋１）とし、ＢＲ（１）とＢＲ（２）の高低を判定するビットレート判定回路を３４（１）、ＢＲ（２）とＢＲ（３）の高低を判定するビットレート判定回路を３４（２）、．．．、ＢＲ（Ｎ）とＢＲ（Ｎ＋１）の高低を判定するビットレート判定回路を３４（Ｎ）とすると、入力された信号のビットレートがＢＲ（Ｋ）のとき、３４（Ｋ）ないし３４（Ｎ）のビットレート判定回路は低ビットレートと判定し、３４（１）ないし３４（Ｋ−１）のビットレート判定回路は高ビットレートと判定する。例えばビットレート判定回路３４の出力が低ビットレート時にハイレベル、高ビットレート時にローレベルであれば、ハイレベルの信号に対してオフ、ローレベルの信号に対してオンとなるようなスイッチもしくはスイッチ素子を３２に用いれば、Ｎ＋１種類のビットレートに対応して帯域と利得の組み合わせを切替えることが出来る。

図１９では、説明の便宜上、第１の実施形態またはその変形例によるビットレート判定回路３４を並列に用いた例を示したが、第２の実施形態またはその変形例によるビットレート判定回路３５を用いる場合には、３８に差動型の分岐もしくは差動型分配回路を用いて構成し、その差動入力端子を図１４と同様に振幅制限増幅回路１０の出力端子１２、１３に接続すれば良い。
［第７の実施形態］
図２０を参照して、本発明の第７の実施形態によるマルチレート受信回路を説明する。図２０は、本発明のビットレート判定回路を用いて３種類以上のビットレートの判定を行うマルチレート受信回路を構成したもう一つの例を示す。この例ではアナログ信号入力によって利得と帯域を変化する利得帯域可変型前置増幅回路８を用いた場合を示している。図２０において、１ないし３８は図１９と同様の構成要素を示し、３９はＮ入力Ｄ／Ａコンバータを示す。Ｎ個並列のビットレート判定回路３４の出力信号は、受信信号のビットレートに応じてハイレベルの信号数とローレベルの信号数が変るので、このＮ個並列の信号をＮ入力Ｄ／Ａコンバータ３９を用いてハイとローの信号数に応じた異なる電位に変換し、変換した電位に応じて得られる帰還抵抗値が利得帯域可変型前置増幅回路８の利得と帯域を、判定したビットレートに対して最適な値となるよう設計すれば、所望の機能が得られる。図２０では、説明の便宜上、第１の実施形態またはその変形例によるビットレート判定回路３４を並列に用いた例を示したが、第２の実施形態またはその変形例によるビットレート判定回路３５を用いる場合には、３８に差動型の分岐もしくは差動型分配回路を用いて構成し、その差動入力端子を図１８と同様に振幅制限増幅回路１０の出力端子１２、１３に接続すれば良い。

本発明の実施形態の詳細な説明は上記の通りである。本発明はこれらの実施形態に制限されず、本発明の範囲から逸脱することなく様々な変更をすることが可能である。

Claims (11)

1. 少なくとも第１のビットレートの信号と前記第１のビットレートより高い第２のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路であって、
   前記第２のビットレートの信号は通過させず、前記第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択手段と、
   前記周波数選択手段の出力に前記第１のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定手段と、
   前記低周波数成分判定手段の出力を平滑化する平滑化手段と、
   前記平滑化手段の出力を論理レベルへ変換するレベル変換手段とを有することを特徴とするビットレート判定回路。
2. 請求項１に記載のビットレート判定回路であって、
   前記周波数選択手段は積分回路であり、
   前記低周波数成分判定手段はヒステリシス比較回路であり、
   前記平滑化手段は積分回路であり、
   前記レベル変換手段は比較回路であることを特徴とするビットレート判定回路。
3. 請求項１に記載のビットレート判定回路であって、
   前記周波数選択手段は２つの積分回路を有し、
   前記低周波数成分判定手段は差動型ヒステリシス比較回路であり、
   前記２つの積分回路は前記差動型ヒステリシス比較回路の差動入力にそれぞれ接続されたことを特徴とするビットレート判定回路。
4. 請求項３に記載のビットレート判定回路であって、
   前記ビットレート判定回路の差動入力端子の一方を入力端子とし、他方を参照電位入力端子としたことを特徴とするビットレート判定回路。
5. 請求項１に記載のビットレート判定回路であって、
   前記周波数選択手段および前記低周波数成分判定手段は、前記第２のビットレートの信号は通過させず、前記第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数特性を有するヒステリシス比較回路であることを特徴とするビットレート判定回路。
6. 請求項１に記載のビットレート判定回路であって、
   前記平滑化手段および前記レベル変換手段は、前記低周波数成分判定手段の出力を平滑化する周波数特性を有するレベル変換手段であることを特徴とするビットレート判定回路。
7. 請求項２に記載のビットレート判定回路であって、
   前記比較回路のデジタル出力をアナログ信号に変換するＤ／Ａコンバータをさらに有することを特徴とするビットレート判定回路。
8. Ｎ＋１種類（Ｎは２以上の整数）のビットレートの信号のうち、どの信号が入力されているかを判定するビットレート判定回路であって、
   請求項１に記載のビットレート判定回路をＮ個有し、
   前記Ｎ＋１種類のビットレートの信号のＮ組の隣り合うビットレートを判定するように、前記Ｎ個のビットレート判定回路の周波数選択手段の周波数特性を決定したことを特徴とするビットレート判定回路。
9. 複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路であって、
   入力信号を増幅する前置増幅回路と、
   前記前置増幅回路の出力信号を一定の振幅に増幅する主増幅回路と、
   前記前置増幅回路と前記主増幅回路で増幅された信号に基づき前記前置増幅回路の帯域および利得を制御する、請求項１に記載のビットレート判定回路とを有することを特徴とするマルチレート受信回路。
10. 請求項９に記載のマルチレート受信回路であって、
    前記複数のビットレートの信号はＮ＋１種類（Ｎは２以上の整数）のビットレートの信号であり、
    前記マルチレート受信回路は、請求項１に記載のビットレート判定回路をＮ個有し、各ビットレート判定回路は、前記Ｎ＋１種類のビットレートのＮ組の隣り合うビットレートを判定することを特徴とするマルチレート受信回路。
11. 少なくとも第１のビットレートの信号と前記第１のビットレートより高い第２のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路におけるビットレート判定方法であって、
    前記入力信号を入力するステップと、
    前記第２のビットレートの信号は通過させず、前記第１のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択ステップと、
    前記周波数選択手段の出力に前記第１のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定ステップと、
    前記低周波数成分判定手段の出力を平滑化する平滑化ステップと、
    前記平滑化手段の出力を論理レベルへ変換するレベル変換ステップと、
    前記論理レベルを出力するステップとを有することを特徴とするビットレート判定方法。

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