JPWO2005078927A1 - 低ビットレート信号に基づくビットレート判定回路 - Google Patents
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Abstract
Description
前記第2のビットレートの信号は通過させず、前記第1のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択手段と、
前記周波数選択手段の出力に前記第1のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定手段と、
前記低周波数成分判定手段の出力を平滑化する平滑化手段と、
前記平滑化手段の出力を論理レベルへ変換するレベル変換手段とを有することを特徴とする。
[図2]図1のビットレート判定回路の動作を説明するための波形図である。
[図3]第1の実施形態の第1の変形例によるビットレート判定回路を示すブロック図である。
[図4]図3のビットレート判定回路の動作原理を示す波形図である。
[図5]第1の実施形態の第2の変形例によるビットレート判定回路を示すブロック図である。
[図6]図5のビットレート判定回路の動作を説明するための波形図である。
[図7]第1の実施形態の第3の変形例によるビットレート判定回路を示すブロック図である。
[図8]図7のビットレート判定回路の動作を説明するための波形図である。
[図9]本発明の第2の実施形態によるビットレート判定回路を示すブロック図である。
[図10]第2の実施形態の第1の変形例によるビットレート判定回路を示すブロック図である。
[図11]第2の実施形態の第2の変形例によるビットレート判定回路を示すブロック図である。
[図12]第2の実施形態の第3の変形例によるビットレート判定回路を示すブロック図である。
[図13]本発明の第3の実施形態によるマルチレート受信回路であり、第1の実施形態によるビットレート判定回路を用いたものを示すブロック図である。
[図14]第3の実施形態の一変形例によるマルチレート受信回路であり、第2の実施形態によるビットレート判定回路を用いたものを示すブロック図である。
[図15]本発明の第4の実施形態によるビットレート判定回路を示すブロック図である。
[図16]第4の実施形態の一変形例によるビットレート判定回路を示すブロック図である。
[図17]本発明の第5の実施形態によるマルチレート受信回路であり、図15に示したビットレート判定回路を用いたものを示すブロック図である。
[図18]第5の実施形態の一変形例によるマルチレート受信回路であり、図16に示したビットレート判定回路を用いたものを示すブロック図である。
[図19]本発明の第6の実施形態によるマルチレート受信回路を示すブロック図である。
[図20]本発明の第7の実施形態によるマルチレート受信回路を示すブロック図である。
[図21]従来のビットレート判定回路を示すブロック図である。
[図22]図21のビットレート判定回路の動作を説明するための波形図である。
[図23]従来のビットレート判定回路を用いたマルチレート受信回路のブロック図である。
2 出力端子
3 遅延回路
4 排他的論理和回路
5 平均値検出回路
6 レベル判定器
7 参照電位入力端子
8 利得帯域可変型前置増幅回路
9 利得帯域制御端子
10 振幅制限増幅回路
11 ビットレート判定回路
12,13 差動出力端子
14 1段目の積分回路
15 ヒステリシス比較回路
16 2段目の積分回路
17 比較回路
18 参照電位入力端子
19 1段目の積分回路14と同等の帯域を持つヒステリシス比較回路
20 2段目の積分回路16と同等の帯域を持つ比較回路
21 入力端子(非反転入力)
22 入力端子(反転入力)
23 差動型ヒステリシス比較回路
24 差動型ヒステリシス比較回路23の非反転出力端子
25 差動型ヒステリシス比較回路23の反転出力端子
26 終端回路
27 1段目の積分回路14と同等の帯域を持つ差動型ヒステリシス比較回路
28 シングルエンド型増幅回路
29 差動出力バッファ回路
30、31 帰還抵抗
32 電圧制御型スイッチもしくは電圧制御型スイッチ素子
33 参照電位入力端子
34 ビットレート判定回路
35 ビットレート判定回路
36 D/Aコンバータ
37 可変抵抗もしくは可変抵抗素子
38 分岐もしくは分配回路
39 N入力D/Aコンバータ
A 入力信号波形
B 排他的論理和回路出力波形
C 平均値検出回路出力波形
D レベル判定器出力波形
A1 低ビットレートの入力波形
A2 高ビットレートの入力波形
B1 1段目の積分回路14の出力波形(低ビットレート入力時)
B2 1段目の積分回路14の出力波形(高ビットレート入力時)
C1 ヒステリシス比較回路15の出力波形(低ビットレート入力時)
C2 ヒステリシス比較回路15の出力波形(高ビットレート入力時)
D1 2段目の積分回路16の出力波形(低ビットレート入力時)
D2 2段目の積分回路16の出力波形(高ビットレート入力時)
E1 比較回路17の出力波形(低ビットレート入力時)
E2 比較回路17の出力波形(高ビットレート入力時)
F1 1段目の積分回路14と同等の帯域を持つヒステリシス比較回路19の出力波形(低ビットレート入力時)
F2 1段目の積分回路14と同等の帯域を持つヒステリシス比較回路19の出力波形(高ビットレート入力時)
G1 2段目の積分回路16と同等の帯域を持つ比較回路20の出力波形(低ビットレート入力時)
G2 2段目の積分回路16と同等の帯域を持つ比較回路20の出力波形(高ビットレート入力時)
[第1の実施形態]
図1ないし8を参照して、本発明の第1の実施形態およびその変形例によるビットレート判定回路を説明する。
図2と同じ参照符号は同様の構成要素を示し、F1は、A1に示した低ビットレート波形を入力端子1に入力した場合における、ヒステリシス比較回路19の出力波形を示す。F2は、A2に示した高ビットレート波形を入力端子1に入力した場合における、ヒステリシス比較回路19の出力波形を示す。
[第2の実施形態]
図9ないし12を参照して本発明の第2の実施形態およびその変形例によるビットレート判定回路を説明する。
[第3の実施形態]
図13および14を参照して、本発明による第3の実施形態およびその変形例によるマルチレート受信回路を説明する。
[第4の実施形態]
図15および16を参照して、本発明の第4の実施形態およびその変形例によるビットレート判定回路を説明する。
[第5の実施形態]
図17および18を参照して、本発明の第5の実施形態およびその変形例によるマルチレート受信回路を説明する。
[第6の実施形態]
図19に、本発明のビットレート判定回路を用いて3種類以上のビットレートの判定を行うマルチレート受信回路を構成した例を示す。図19において、1ないし34は図13と同様の構成要素を示し、38は分岐もしくは分配回路を示す。利得帯域制御端子9、帰還抵抗31、電圧制御型スイッチもしくは電圧制御型スイッチ素子32、第1の実施形態またはその変形例によるビットレート判定回路34はN個並列に用いているので、各番号に括弧付きの子番号を振って識別した。なお、スイッチ32は電流制御型でもよい。ここでは第1の実施形態またはその変形例によるビットレート判定回路34がN個並列、利得帯域可変型前置増幅回路8の帰還抵抗値を変更する帰還抵抗31と電圧制御型スイッチもしくは電圧制御型スイッチ素子32による直列回路もN個並列用いているので、N+1種類のビットレートの判別が可能である。例えばN+1種類のビットレートを低いほうから順にBR(1)、BR(2)、...、BR(N)、BR(N+1)とし、BR(1)とBR(2)の高低を判定するビットレート判定回路を34(1)、BR(2)とBR(3)の高低を判定するビットレート判定回路を34(2)、...、BR(N)とBR(N+1)の高低を判定するビットレート判定回路を34(N)とすると、入力された信号のビットレートがBR(K)のとき、34(K)ないし34(N)のビットレート判定回路は低ビットレートと判定し、34(1)ないし34(K−1)のビットレート判定回路は高ビットレートと判定する。例えばビットレート判定回路34の出力が低ビットレート時にハイレベル、高ビットレート時にローレベルであれば、ハイレベルの信号に対してオフ、ローレベルの信号に対してオンとなるようなスイッチもしくはスイッチ素子を32に用いれば、N+1種類のビットレートに対応して帯域と利得の組み合わせを切替えることが出来る。
[第7の実施形態]
図20を参照して、本発明の第7の実施形態によるマルチレート受信回路を説明する。図20は、本発明のビットレート判定回路を用いて3種類以上のビットレートの判定を行うマルチレート受信回路を構成したもう一つの例を示す。この例ではアナログ信号入力によって利得と帯域を変化する利得帯域可変型前置増幅回路8を用いた場合を示している。図20において、1ないし38は図19と同様の構成要素を示し、39はN入力D/Aコンバータを示す。N個並列のビットレート判定回路34の出力信号は、受信信号のビットレートに応じてハイレベルの信号数とローレベルの信号数が変るので、このN個並列の信号をN入力D/Aコンバータ39を用いてハイとローの信号数に応じた異なる電位に変換し、変換した電位に応じて得られる帰還抵抗値が利得帯域可変型前置増幅回路8の利得と帯域を、判定したビットレートに対して最適な値となるよう設計すれば、所望の機能が得られる。図20では、説明の便宜上、第1の実施形態またはその変形例によるビットレート判定回路34を並列に用いた例を示したが、第2の実施形態またはその変形例によるビットレート判定回路35を用いる場合には、38に差動型の分岐もしくは差動型分配回路を用いて構成し、その差動入力端子を図18と同様に振幅制限増幅回路10の出力端子12、13に接続すれば良い。
Claims (11)
- 少なくとも第1のビットレートの信号と前記第1のビットレートより高い第2のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路であって、
前記第2のビットレートの信号は通過させず、前記第1のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択手段と、
前記周波数選択手段の出力に前記第1のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定手段と、
前記低周波数成分判定手段の出力を平滑化する平滑化手段と、
前記平滑化手段の出力を論理レベルへ変換するレベル変換手段とを有することを特徴とするビットレート判定回路。 - 請求項1に記載のビットレート判定回路であって、
前記周波数選択手段は積分回路であり、
前記低周波数成分判定手段はヒステリシス比較回路であり、
前記平滑化手段は積分回路であり、
前記レベル変換手段は比較回路であることを特徴とするビットレート判定回路。 - 請求項1に記載のビットレート判定回路であって、
前記周波数選択手段は2つの積分回路を有し、
前記低周波数成分判定手段は差動型ヒステリシス比較回路であり、
前記2つの積分回路は前記差動型ヒステリシス比較回路の差動入力にそれぞれ接続されたことを特徴とするビットレート判定回路。 - 請求項3に記載のビットレート判定回路であって、
前記ビットレート判定回路の差動入力端子の一方を入力端子とし、他方を参照電位入力端子としたことを特徴とするビットレート判定回路。 - 請求項1に記載のビットレート判定回路であって、
前記周波数選択手段および前記低周波数成分判定手段は、前記第2のビットレートの信号は通過させず、前記第1のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数特性を有するヒステリシス比較回路であることを特徴とするビットレート判定回路。 - 請求項1に記載のビットレート判定回路であって、
前記平滑化手段および前記レベル変換手段は、前記低周波数成分判定手段の出力を平滑化する周波数特性を有するレベル変換手段であることを特徴とするビットレート判定回路。 - 請求項2に記載のビットレート判定回路であって、
前記比較回路のデジタル出力をアナログ信号に変換するD/Aコンバータをさらに有することを特徴とするビットレート判定回路。 - N+1種類(Nは2以上の整数)のビットレートの信号のうち、どの信号が入力されているかを判定するビットレート判定回路であって、
請求項1に記載のビットレート判定回路をN個有し、
前記N+1種類のビットレートの信号のN組の隣り合うビットレートを判定するように、前記N個のビットレート判定回路の周波数選択手段の周波数特性を決定したことを特徴とするビットレート判定回路。 - 複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路であって、
入力信号を増幅する前置増幅回路と、
前記前置増幅回路の出力信号を一定の振幅に増幅する主増幅回路と、
前記前置増幅回路と前記主増幅回路で増幅された信号に基づき前記前置増幅回路の帯域および利得を制御する、請求項1に記載のビットレート判定回路とを有することを特徴とするマルチレート受信回路。 - 請求項9に記載のマルチレート受信回路であって、
前記複数のビットレートの信号はN+1種類(Nは2以上の整数)のビットレートの信号であり、
前記マルチレート受信回路は、請求項1に記載のビットレート判定回路をN個有し、各ビットレート判定回路は、前記N+1種類のビットレートのN組の隣り合うビットレートを判定することを特徴とするマルチレート受信回路。 - 少なくとも第1のビットレートの信号と前記第1のビットレートより高い第2のビットレートの信号のうち、どちらの信号が入力されているかを判定するビットレート判定回路におけるビットレート判定方法であって、
前記入力信号を入力するステップと、
前記第2のビットレートの信号は通過させず、前記第1のビットレートの信号の少なくとも低周波数成分の一部は通過させる周波数選択ステップと、
前記周波数選択手段の出力に前記第1のビットレートの信号の前記少なくとも低周波数成分の一部が通過しているかどうかを判定する低周波数成分判定ステップと、
前記低周波数成分判定手段の出力を平滑化する平滑化ステップと、
前記平滑化手段の出力を論理レベルへ変換するレベル変換ステップと、
前記論理レベルを出力するステップとを有することを特徴とするビットレート判定方法。
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