CN1765052A - 基于低比特速率信号的比特速率判定电路 - Google Patents

基于低比特速率信号的比特速率判定电路 Download PDF

Info

Publication number
CN1765052A
CN1765052A CNA2005800000496A CN200580000049A CN1765052A CN 1765052 A CN1765052 A CN 1765052A CN A2005800000496 A CNA2005800000496 A CN A2005800000496A CN 200580000049 A CN200580000049 A CN 200580000049A CN 1765052 A CN1765052 A CN 1765052A
Authority
CN
China
Prior art keywords
bit rate
mentioned
circuit
signal
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800000496A
Other languages
English (en)
Other versions
CN1765052B (zh
Inventor
木村俊二
吉田智晓
北原浩司
高田浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Electronics Corp
Nippon Telegraph and Telephone Corp
Original Assignee
NTT Electronics Corp
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NTT Electronics Corp, Nippon Telegraph and Telephone Corp filed Critical NTT Electronics Corp
Publication of CN1765052A publication Critical patent/CN1765052A/zh
Application granted granted Critical
Publication of CN1765052B publication Critical patent/CN1765052B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
    • H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0262—Arrangements for detecting the data rate of an incoming signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)
  • Manipulation Of Pulses (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

本发明公开了一种比特速率判定电路，其至少判定当前输入的信号是第1比特速率的信号和比上述第1比特速率高的第2比特速率的信号中的哪个信号。本发明的比特速率判定电路的特征在于，具有：频率选择单元，使上述第2比特速率的信号不通过，使上述第1比特速率的信号的至少低频成分的一部分通过；低频成分判定单元，判定在上述频率选择单元的输出中上述第1比特速率的信号的上述至少低频成分的一部分是否通过；平滑化单元，对上述低频成分判定单元的输出进行平滑化；和电平转换单元，把上述平滑化单元的输出转换为逻辑电平。这样，可以根据包含在输入信号中的低频成分来判定其比特速率。

Description

基于低比特速率信号的比特速率判定电路
技术领域
本发明涉及比特速率的判定，特别涉及判定输入信号的比特速率并输出其判定结果的比特速率判定电路、在该电路中使用的比特速率判定方法、以及使用了该电路的多速率接收电路。
背景技术
提出有对应于多个传送速度(比特速率)，能够针对各比特速率使性能最佳化的接收电路的方案(例如，参照专利文献1)。在这些电路中，使用了自动判定输入的信号的比特速率的高低的比特速率判定电路。
图21表示在专利文献1中示出的以往的比特速率判定电路的构成。在图21，1表示输入端子，2表示输出端子，3表示延迟电路，4表示异或门电路，5表示平均值检测电路，6表示电平判定器，7表示参照电位输入端子。另外，图22中示出了图21的比特速率判定电路的各点的动作时的波形。在图22，A表示输入信号波形，B表示异或门电路4的输出波形，C表示平均值检测电路5的输出波形，D表示电平判定器6的输出波形。
以往的比特速率判定电路在输入部具有延迟电路3和异或门电路4。当A所示的输入信号波形被输入到输入端子1时，在异或门电路4的输出端，如B所示，在输入信号A的上升沿部和下降沿部输出与延迟电路3的延迟时间相同的时间宽度的脉冲。通过该动作输出的脉冲信号的密度对于高比特速率的输入信号为高，对于低比特速率的输入信号为低。通过利用平均值检测电路5对这样的脉冲的疏密进行平滑化，得到对于高比特速率的输入信号为高，对于低比特速率的输入信号为低的输出电位。在电平判定器6中把该输出电位和参照电位(Vref)进行比较，可以得到比特速率判定的控制信号D。
专利文献1：特开平2000-40960号公报
然而，存在的问题是，图21所示的以往的比特速率判定电路在反馈判定结果的控制信号的情况下，不能正确地判定比特速率。作为产生该问题的情况的例子，图23示出了使用了以往的比特速率判定电路的多速率接收电路的方框图。在图23中，1表示输入端子，8表示增益频带可变型前置放大电路，9表示增益频带控制端子，10表示振幅限制放大电路，11表示在图21中说明的比特速率判定电路，12、13分别表示差分输出端子。该多速率接收电路具有控制机构，其使用比特速率判定电路11判定输入信号的比特速率，改变增益频带可变型前置放大电路8的频带和增益以得到最适合于信号的比特速率的频带和增益。
在输入低比特速率的信号作为输入信号时，比特速率判定电路11的判定结果为低比特速率，通过降低增益频带可变型前置放大电路8的频带上限频率并使增益上升，可以提高最小接收灵敏度。然而，在把输入信号从低比特速率切换到了高比特速率的情况下，因为增益频带可变型前置放大电路8的频带上限频率变低，所以输入到比特速率判定电路11中的信号失去了高频成分，产生不能进行正确的比特速率的判定的问题。
发明内容
本发明的1个目的是提供一种即使比特速率判定电路的输入信号失去了高频成分，也能够得到正确的判定结果的比特速率判定电路。
另外，本发明的其他目的是提供一种使用了上述比特速率判定电路的多速率接收电路。
本发明的比特速率判定电路，至少判定输入了第1比特速率的信号和比上述第1比特速率高的第2比特速率的信号中的哪个信号，其特征在于，具有：
频率选择单元，其使上述第2比特速率的信号不通过，使上述第1比特速率的信号的至少低频成分的一部分通过；
低频成分判定单元，其判定在上述频率选择单元的输出中上述第1比特速率的信号的上述至少低频成分的一部分是否通过；
平滑化单元，其对上述低频成分判定单元的输出进行平滑化；
电平转换单元，其把上述平滑化单元的输出转换为逻辑电平。
频率选择单元使比第1比特速率高的第2比特速率的信号不通过，使第1比特速率的信号的至少低频成分的一部分通过。低频成分判定单元判定频率选择单元的输出中是否有第1比特速率的信号的至少低频成分的一部分。利用平滑化单元把频带成分判定单元的输出平滑化，利用电平转换单元把已平滑化的信号转换成逻辑电平。可以根据输入信号所包含的低频成分来判定其比特速率。
根据本发明的一实施方式，上述频率选择单元也可以是积分电路，上述低频成分判定单元也可以是迟滞比较电路，上述平滑化单元也可以是积分电路，上述电平转换单元也可以是比较电路。
另外，本发明的多速率接收电路具有针对多个比特速率的信号，依照各个比特速率来控制接收灵敏度的功能，其特征在于，具有：前置放大电路，用于放大输入信号；主放大电路，其把上述前置放大电路的输出信号放大到一定的振幅；本发明的比特速率判定电路根据通过上述前置放大电路和上述主放大电路进行了放大的信号来控制上述前置放大电路的频带和增益。
上述比特速率判定电路通过判定输入信号是否是第1比特速率的信号而能够控制前置放大电路的频带和增益。
关于本发明的其他目的、特征、优点，通过以下参照附图进行的详细说明，可进一步变得明确。
附图说明
图1是表示本发明的第1实施方式的比特速率判定电路的方框图。
图2是用于说明图1的比特速率判定电路的动作的波形图。
图3是表示第1实施方式的第1变形例的比特速率判定电路的方框图。
图4是表示图3的比特速率判定电路的动作原理的波形图。
图5是表示第1实施方式的第2变形例的比特速率判定电路的方框图。
图6是用于说明图5的比特速率判定电路的动作的波形图。
图7是表示第1实施方式的第3变形例的比特速率判定电路的方框图。
图8是用于说明图7的比特速率判定电路的动作的波形图。
图9是表示本发明的第2实施方式的比特速率判定电路的方框图。
图10是表示第2实施方式的第1变形例的比特速率判定电路的方框图。
图11是表示第2实施方式的第2变形例的比特速率判定电路的方框图。
图12是表示第2实施方式的第3变形例的比特速率判定电路的方框图。
图13是表示使用了第1实施方式的比特速率判定电路的本发明的第3实施方式的多速率接收电路的方框图。
图14是表示使用了第2实施方式的比特速率判定电路的第3实施方式的一变形例的多速率接收电路的方框图。
图15是表示本发明的第4实施方式的比特速率判定电路的方框图。
图16是表示第4实施方式的一变形例的比特速率判定电路的方框图。
图17是表示使用了图15所示的比特速率判定电路的作为本发明的第5实施方式的多速率接收电路的方框图。
图18是表示使用了图16所示的比特速率判定电路的作为第5实施方式的一变形例的多速率接收电路的方框图。
图19是表示本发明的第6实施方式的多速率接收电路的方框图。
图20是表示本发明的第7实施方式的多速率接收电路的方框图。
图21是表示以往的比特速率判定电路的方框图。
图22是用于说明图21的比率特判定电路的动作的波形图。
图23是使用了以往的比特速率判定电路的多速率接收电路的方框图。
图中：1输入端子；2输出端子；3延迟电路；4异或门电路；5平均值检测电路；6电平判定器；7参照电位输入端子；8增益频带可变型前置放大电路；9增益频带控制端子；10振幅限制放大电路；11比特速率判定电路；12、13差分输出端子；14第1级积分电路；15迟滞比较电路；16第2级积分电路；17比较电路；18参照电位输入端子；19具有和第1级积分电路14同等频带的迟滞比较电路；20具有和第2级积分电路16同等频带的比较电路；21输入端子(非反相输入)；22输入端子(反相输入)；23差分型迟滞比较电路；24差分型之后比较电路23的非反相输出端子；25差分型迟滞比较电路23的反相输出端子；26终端电路；27具有和第1级积分电路14同等频带的差分型迟滞比较电路；28单端型放大电路；29差分输出缓冲电路；30、31反馈电阻；32电压控制型开关或电压控制型开关元件；33参照电位输入端子；34比特速率判定电路；35比特速率判定电路；36D/A转换器；37可变电阻或可变电阻元件；38分支或分配电路；39N输入D/A转换器；A输入信号波形；B异或门电路输出波形；C平均值检测电路输出波形；D电平判定器输出波形；A1低比特速率的输入波形；A2高比特速率的输入波形；B1第1级积分电路14的输出波形(低比特速率输入时)；B2第1级积分电路14的输出波形(高比特速率输入时)；C1迟滞比较电路15的输出波形(低比特速率输入时)；C2迟滞比较电路15的输出波形(高比特速率输入时)；D1第2级积分电路16的输出波形(低比特速率输入时)；D2第2级积分电路16的输出波形(高比特速率输入时)；E1比较电路17的输出波形(低比特速率输入时)；E2比较电路17的输出波形(高比特速率输入时)；F1具有和第1级积分电路14同等频带的迟滞比较电路19的输出波形(低比特速率输入时)；F2具有和第1级积分电路14同等频带的迟滞比较电路19的输出波形(高比特速率输入时)；G1具有和第2级积分电路16同等频带的比较电路20的输出波形(低比特速率输入时)；G2具有和第2级积分电路16同等频带的比较电路20的输出波形(高比特速率输入时)。
具体实施方式
下面，参照附图详细说明用于实施本发明的最佳方式。
[第1实施方式]
参照图1至图8，说明本发明的第1实施方式及其变形例的比特速率判定电路。
图1是表示本发明的第1实施方式的比特速率判定电路的图。在图1中，1表示输入端子，14表示第1级积分电路(例如低通滤波器)，15表示具有Vth、-Vth的阈值的迟滞比较电路，16表示第2级积分电路(例如低通滤波器)，17表示比较电路，18表示参照电位(Vref)输入端子，2表示输出端子。
图2是用于说明图1的比特速率判定电路的动作的波形图。在图2中，A1表示被输入到输入端子1的低比特速率的输入波形，A2表示被输入到相同输入端子1的高比特速率的输入波形。B1表示在把A1所示的低比特速率的输入波形输入到输入端子1的情况下的第1级积分电路14的输出波形。B1表示在把A2所示的高比特速率的输入波形输入到输入端子1的情况下的第1级积分电路14的输出波形。同样，C1表示在把A1所示的低比特速率的输入波形输入到输入端子1的情况下的迟滞比较电路15的输出波形。C2表示在把A2所示的高比特速率的输入波形输入到输入端子1的情况下的迟滞比较电路15的输出波形。下面同样，D1表示第2级积分电路16的输出波形(输入低比特速率信号时)，D2表示第2级积分电路的输出波形(输入高比特速率信号时)。另外，E1表示比较电路17的输出波形(输入低比特速率信号时)，E2表示比较电路17的输出波形(输入高比特速率信号时)。
从输入端子1输入的信号A1、A2被输入到第1级积分电路14。第1级积分电路14具有高比特速率信号不能通过而低比特速率信号至少其低频成分的一部分能够通过的频率特性。因此，输入低比特速率信号时的输出B1的上升下降部分的倾斜变得平缓，特别是在输入了包含连续码等低频成分的波形的情况下，可得到振幅非常大的信号。另一方面，输入高比特速率信号时的输出B2，因为被第1级的积分电路14在输入振幅的中间电位附近平均化，所以不能得到振幅非常大的信号。
迟滞比较电路15也被称为施密特触发器电路，其具有图中的Vth、-Vth所示的2个阈值。对于比Vth高的输入电位输出高电位(高)，对于比-Vth低的输入电位输出低电位(低)。对于2个阈值之间的输入电位，输出不变化。因此，如波形C1所示，在输入低比特速率信号时的第1级积分电路14的输出B1被输入时，其输出频繁地高低切换。但是，如波形C2所示，在输入高比特速率信号时的第1级积分电路14的输出B2被输入时，因为输出B2没有超过迟滞比较电路15的上阈值Vth，所以被保持初始状态的低电位。
第2级积分电路16具有低比特速率信号不能通过地被积分的频率特性。当把C1、C2作为输入信号输入到第2级积分电路16时，该信号被平均化并被输出。如波形D1所示，在输入低比特速率信号时迟滞比较电路15的输出在高和低之间切换，所以其输出被平均化并被输出。另一方面，在输入高比特速率信号时迟滞比较电路15的输出(C2)被保持为低电位，所以第2级积分电路16的输出(D2)也被保持为低电位。
决定比较电路17的参照电位(Vref)，使得第2级积分电路16能够确实地捕捉到针对低比特速率的输入信号的输出D1的电位的上升。当把D1输入到比较电路17时，从D1超过参照电位(Vref)时开始比较电路17的输出E1成为高电平，另一方面，当把D2输入到比较电路17时，因为D2不超过参照电位(Vref)所以比较电路17的输出E2保持在低电平。这样，可以判定输入信号的比特速率。
即，在本发明的比特速率判定电路中，使用了第1级积分电路，其具有使想要判定的高低二种比特速率中的高比特信号不能通过而低比特速率信号至少其低频成分的一部分能够通过的频带。这样，根据如果输入信号是高比特速率，则积分电路的输出信号的振幅变小；如果输入信号是低比特速率，则利用在连续码部等中积分电路的输出信号的振幅大的特性，来判定比特速率。具体而言，通过连接小振幅时不动作而在大振幅时动作的迟滞比较电路，并利用频带更低的第2级积分电路来对其输出进行平滑化，能够对于高比特速率而得到低电位，对于低比特速率而得到高电位。并通过把该输出电位输入到比较电路，与参照电位进行比较判定，可得到判定结果的控制信号。在该判定方式中，因为把要判定的信号的低频成分的有无作为判定依据，所以即使输入到比特速率判定电路中的信号失去了高频成分也能够得到正确的判定结果。
图3是表示第1实施方式的第1变形例的比特速率判定电路的方框图。在图3中，和图1相同的符号表示同样的构成要素。19是具有Vth、-Vth的阈值的迟滞比较电路，表示具有和第1级积分电路同等的频率特性的迟滞比较电路。
图4是用于说明图3所示的比特速率判定电路的动作的波形图。和图2相同的参照符号表示同样的构成要素，F1表示把A1所示的低比特速率波形输入到输入端子1的情况下的迟滞比较电路19的输出波形。F2表示把A2所示的高比特速率波形输入到输入端子1的情况下的迟滞比较电路19的输出波形。
在本变形例中，省略第1级积分电路14使信号直接通过，使用具有与该积分电路14同等频率特性的迟滞比较电路19。输入的信号(A1、A2)即使双方振幅都足够，但因为迟滞比较电路19的响应性能低，所以虽然在输入低比特速率信号时能够响应，进行高和低的切换动作，但在输入高比特速率信号时不能响应，而被保持为低电平。第2级积分电路16以后因为进行和图1所示的第1实施方式同样的动作，所以可以知道和第1实施方式同样地得到比特速率判定结果。
图5是表示第1实施方式的第2变形例的比特速率判定电路的方框图。在图5，和图1相同的符号表示同样的构成要素。20表示具有和第2级积分电路16同等频带的比较电路。图6是用于说明图5所示的比特速率判定电路的动作的波形图。和图2相同的符号表示同样的构成要素。G1表示在把A1所示的低比特速率波形输入到输入端子1的情况下的比较电路20的输出波形。G2表示在把A2所示的高比特速率波形输入到输入端子1的情况下的比较电路20的输出波形(输入高比特速率信号时)。
在本变形例中，省略第2级积分电路16使信号直接通过，使用具有和该积分电路16同等的频率特性的比较电路20。该比较电路20因为不能够高速响应迟滞比较电路15的输出信号，所以能够得到稳定的判定结果。这样，得到和图1所示的第1实施方式以及图3所示的变形例同样的比特速率判定结果。
图7是表示第1实施方式的第3变形例的比特速率判定电路的方框图。在图7，和图3及图5相同的符号表示同样的构成要素。
图8是用于说明图7所示的比特速率判定电路的动作的波形图。和图4及图6相同的符号表示同样的构成要素。根据图3和图5所示的变形例，很清楚地说明了本变形例的比特速率判定电路的动作，其能够得到和第1实施方式同样的比特速率判定结果。
[第2实施方式]
下面，参照图9至12说明本发明的第2实施方式以及其变形例的比特速率判定电路。
图9是表示本发明的第2实施方式的比特速率判定电路的图。和图1相同的符号表示同样的构成要素。21表示输入端子(非反相输入)，22表示输入端子(反相输入)，23表示差分型迟滞比较电路，24表示差分型迟滞比较电路23的非反相输出端子，25表示差分型迟滞比较电路的反相输出端子，26表示终端电路。第2实施方式的比特速率判定电路在使用了差分型迟滞比较电路23的例子中，对于差分输入端子21、22分别连接第1级积分电路14。如果在差分型迟滞比较电路23的非反相输出端子24侧连接第2级积分电路以后的电路，则显然和第1实施方式同样地进行动作。
图10是表示第2实施方式的第1变形例的比特速率判定电路的图。和图9相同的参照符号表示同样的构成要素，27是具有Vth、-Vth的阈值的差分型迟滞比较电路，表示具有和第1级积分电路14同等的频率特性的差分型迟滞比较电路。本实施方式在图10所示的比特速率判定电路中采用了和图3同样的设计思想，和其他实施方式同样地进行动作。
图11是表示第2实施方式的第2变形例的比特速率判定电路的图。和图5以及图9相同的参照符号表示同样的构成要素。本实施方式在图9所示的第2实施方式的比特速率判定电路中采用了和图5同样的设计思想，和其他实施方式同样地进行动作。
图12是表示第2实施方式的第3变形例的比特速率判定电路的图。和图10以及图11相同的参照符号表示同样的构成要素。本实施方式在图9所示的比特速率判定电路中采用了和图7同样的设计思想，和其他实施方式以及其变形例同样地进行动作。
在以上所说明的比特速率判定电路中使用的第1级和第2级积分电路14、16、迟滞比较电路15、比较电路17、差分型迟滞比较电路23、终端电路26，只要其能够进行同样的动作，其可以是任意的电路结构。另外，在图9至图12所示的比特速率判定电路中所使用的终端电路26并不是必需的，可以根据情况省略。并且，在图9至图12所示的比特速率判定电路中，也可以把差分型迟滞比较电路23的输入端子21、22的任意一方作为参照电位输入端子，这种情况下在图9、图11所示的比特速率判定电路中，可以省略作为参照电位输入端子的端子侧的第1级积分电路使信号直接通过。
如上所述，根据本发明的第1和第2实施方式的比特速率判定电路，和以往的比特速率判定电路不同，因为把要判定的信号的低频成分的有无作为判定依据，所以即使输入到比特速率判定电路中的信号失去了高频成分也能够得到正确的判定结果。因此，即使通过判定结果的反馈比特速率判定电路的前级的电路的频带上限频率降低，也能够进行正确的控制。
[第3实施方式]
下面，参照图13和14，说明本发明的第3实施方式以及其变形例的多速率接收电路。
图13是表示使用了本发明的第1实施方式或其变形例的比特速率判定电路的多速率接收电路的方框构成的图。该多速率接收电路使用通过数字信号输入改变增益和频带的增益频带可变型前置放大电路8。在图13中，1表示输入端子，9表示增益频带控制端子，28表示单端型放大电路，29表示差分输出缓冲电路，30、31表示反馈电阻，32表示电压控制型开关或电压控制型开关元件，33表示参照电位输入端子，34表示第1实施方式或其变形例的比特速率判定电路，10表示振幅控制放大电路，12、13表示差分输出端子。
这里切换增益频带可变型前置放大电路8的增益和频带的机构，通过与反馈电阻30并联连接的反馈电阻31和电压控制型开关或电压控制型开关元件的串连连接电路来实现。例如如果比特速率判定电路34的输出在低比特速率时为高电平，在高比特速率时为低电平，则如果在32使用对于高电平的信号为断开，对于低电平的信号为接通的那样的开关或开关元件，则能够切换频带和增益。
图14表示使用了第2实施方式的比特速率判定电路的多速率接收电路的方框构成。在图14中，1至13表示和图13同样的构成要素，21、22表示和图9同样的构成要素，28至32表示和图13同样的构成要素，35表示第2实施方式或其变形例的比特速率判定电路。这种情况下，如果把输入端子21连接到振幅限制放大电路10的非反相输出端子12，把输入端子连接到反相输出端子13，则可得到和图13的多速率接收电路同样的功能。
[第4实施方式]
下面，参照图15和16，说明本发明的第4实施方式以及其变形例的比特速率判定电路。
图15是表示本发明的第4实施方式的比特速率判定电路的图。图中的记号1至18表示和图1同样的构成要素，36表示D/A转换器。在图中，为了方便起见，示出了在本发明的第1实施方式的比特速率判定电路上连接D/A转换器36的构成，但也可以在第1实施方式的变形例上连接D/A转换器36。在本实施方式中，通过利用D/A转换器36把所得到的判定输出的逻辑值转换成模拟信号，可以对通过模拟信号输入来改变增益和频带的增益频带可变型前置放大电路(参照图17)施加反馈控制。
图16是表示第4实施方式的一变形例的比特速率判定电路的图。图中的记号1至26表示和图9同样的构成要素，36表示和图15同样的构成要素。图中为了方便起见，示出了在本发明的第2实施方式的比特速率判定电路上连接D/A转换器36的构成，但也可以在第2实施方式的变形例上连接D/A转换器36。本变形例在差分输入型判定电路中，和第4实施方式的比特速率判定电路同样，在使用了通过模拟信号输入来改变增益和频带的增益频带可变型前置放大电路(参照图18)的情况下有效。
[第5实施方式]
下面，参照图17和18，说明本发明的第5实施方式以及其变形例的多速率接收电路。
图17表示使用了本发明的第4实施方式的比特速率判定电路的作为本发明的第5实施方式的多速率接收电路的方框构成。在图17，1至34表示和图13同样的构成要素，36表示和图15同样的构成要素，37表示可变电阻或可变电阻元件。这里，可变电阻或可变电阻元件37相对于输入到增益频带控制端子9的判定输出的电压值或电流值其电阻值连续地变化。并且，为了方便起见，可变电阻或可变电阻元件37使用FET的记号来表现，但也可以是双极晶体管或其他的具有相同功能的部件或元件。可以使增益频带可变型前置放大电路8的增益和频带相对于模拟信号的输入连续地变化。调整D/A转换器36的输出电位，如果设计成使得针对于D/A转换前的判定输出逻辑值增益频带可变型前置放大电路8成为期望的增益频带特性，则获得和图13所示的本发明的第3实施方式的多速率接收电路同样的功能。
图18示出使用了第4实施方式的一变形例的比特速率判定电路的作为本发明的第5实施方式的一变形例的多速率接收电路的方框构成。在使用本发明的第2实施方式的比特速率判定电路35的情况下，如果和图14同样，把输入端子连接到振幅限制放大电路10的非反相输出端子12，把输入端子22连接到反相输出端子13，则获得同样的功能。
[第6实施方式]
图19示出使用本发明的比特速率判定电路构成进行3种或3种以上的比特速率的判定的多速率接收电路的例子。在图19中，1至34表示和图13同样的构成要素，38表示分支或分配电路。因为并联地使用N个增益频带控制端子9、反馈电阻31、电压控制性开关或电压控制型开关元件32、第1实施方式或其变形例地比特速率判定电路34，所以为各编号分配带括号的子编号来进行识别。并且，开关32也可以是电流控制型的。这里，因为并联N个第1实施方式或其变形例的比特速率判定电路34，并且并联N个由变更增益频带可变型前置放大电路8的反馈电阻值的反馈电阻31与电压控制型开关或电压控制型开关元件32构成的串连电路来使用，所以能够进行N+1种比特速率的判别。例如当设N+1种比特速率从低开始按顺序为BR(1)、BR(2)、...、BR(N)、BR(N+1)；判定BR(1)和BR(2)的高低的比特速率判定电路为34(1)；判定BR(2)和BR(3)的高低的比特速率判定电路为34(2)，...；判定BR(N)和BR(N+1)的高低的比特速率判定电路为34(N)；并且输入的信号的比特速率为BR(K)时，34(K)至34(N)的比特速率判定电路判定为是低比特速率，34(1)至34(K-1)的比特速率判定电路判定为是高比特速率。例如如果比特速率判定电路34的输出，在低比特速率时为高电平，在高比特速率时为低电平，则只要在32中使用对应高电平信号成为断开、对应低电平信号成为接通的开关或开关元件，便可以依照N+1种比特速率切换频带和增益的组合。
在图19中，为了说明方便起见，示出了并联使用第1实施方式或其变形例的比特速率判定电路34的例子，但也可以在使用第2实施方式或其变形例的比特速率判定电路35的情况下，在38使用差分型的分支或差分型分配电路来构成，并且和图14相同地把其差分输入端子连接到振幅限制放大电路10的输出端子12、13。
[第7实施方式]
下面，参照图20，说明本发明的第7实施方式的多速率接收电路。图20表示使用本发明的比特速率判定电路来构成进行3种或3种以上的比特速率的判定的多速率接收电路的又一个例子。在该例中示出了使用通过模拟信号输入来改变增益和频带的增益频带可变型前置放大电路8的情况。在图20中，1至38表示和图19同样的构成要素，39表示N输入D/A转换器。由于N个并联的比特速率判定电路34的输出信号，其高电平信号数和低电平信号数会对应接收信号的比特速率而变化，所以使用N输入D/A转换器39把该N个并联的信号转换成对应于高电平和低电平的信号数的不同的电位，如果把增益频带可变型前置放大电路8的增益和频带设计成使得根据转换后的电位而得到的反馈电阻值成为最适合于已判定的比特速率的值，则可获得期望的功能。在图20中，为了说明的方便起见，示出了并联地使用第1实施方式或其变形例的比特速率判定电路34的例子，但也可以在使用第2实施方式或其变形例的比特速率判定电路35的情况下，在38使用差分型的分支或差分型分配电路来构成，并且和图18相同地把其差分输入端子连接到振幅限制放大电路10的输出端子12、13。
以上，对本发明的实施方式进行了详细的说明。但本发明不限于这些实施方式，可以在不脱离本发明的范围的情况下作各种变更。

Claims (11)

1.一种比特速率判定电路，至少判定当前输入的信号是第1比特速率的信号和比上述第1比特速率高的第2比特速率的信号中的哪个信号，其特征在于，具有：
频率选择单元，使上述第2比特速率的信号不通过，使上述第1比特速率的信号的至少低频成分的一部分通过；
低频成分判定单元，判定在上述频率选择单元的输出中上述第1比特速率的信号的上述至少低频成分的一部分是否通过；
平滑化单元，对上述低频成分判定单元的输出进行平滑化；和
电平转换单元，把上述平滑化单元的输出转换为逻辑电平。
2.根据权利要求1所述的比特速率判定电路，其特征在于，
上述频率选择单元是积分电路，
上述低频成分判定单元是迟滞比较电路，
上述平滑化单元是积分电路，
上述电平转换单元是比较电路。
3.根据权利要求1所述的比特速率判定电路，其特征在于，
上述频率选择单元具有2个积分电路，
上述低频成分判定单元是差分型迟滞比较电路，
上述2个积分电路被分别连接到上述差分型迟滞比较电路的差分输入端。
4.根据权利要求3所述的比特速率判定电路，其特征在于，
把上述比特速率判定电路的差分输入端子的一方作为输入端子，把另一方作为参照电位输入端子。
5.根据权利要求1所述的比特速率判定电路，其特征在于，
上述频率选择单元和上述低频成分判定单元是具有使上述第2比特速率的信号不通过、使上述第1比特速率的信号的至少低频成分的一部分通过的频率特性的迟滞比较电路。
6.根据权利要求1所述的比特速率判定电路，其特征在于，
上述平滑化单元和上述电平转换单元是具有对上述低频成分判定单元的输出进行平滑化的频率特性的电平转换单元。
7.根据权利要求2所述的比特速率判定电路，其特征在于，
还具有D/A转换器，把上述比较电路的数字输出转换成模拟信号。
8.一种比特速率判定电路，判定当前输入的信号是N+1种(N是大于等于2的整数)的比特速率的信号中的哪个信号，其特征在于，
具有N个权利要求1所述的比特速率判定电路，
决定上述N个比特速率判定电路的频率选择单元的频率特性，以便判定上述N+1种比特速率的信号的N组的相邻的比特。
9.一种多速率接收电路，具有对多个比特速率的信号按照各个比特速率来控制接收灵敏度的功能，其特征在于，具有：
放大输入信号的前置放大电路；
主放大电路，把上述前置放大电路的输出信号放大到一定的振幅；和
权利要求1所述的比特速率判定电路，根据通过上述前置放大电路和上述主放大电路进行了放大的信号来控制上述前置放大电路的频带和增益。
10.根据权利要求9所述的多速率接收电路，其特征在于，
上述多个比特速率的信号是N+1种(N是大于等于2的整数)比特速率的信号，
上述多速率接收电路具有N个权利要求1所述的比特速率判定电路，各比特速率判定电路判定上述N+1种比特速率的N组的相邻比特速率。
11.一种比特速率判定方法，在至少判定当前输入的信号是第1比特速率的信号和比上述第1比特速率高的第2比特速率的信号中的哪个信号的比特速率判定电路中，进行比特速率判定，其特征在于，包括：
输入上述输入信号的步骤；
频率选择步骤，使上述第2比特速率的信号不通过，使上述第1比特速率的信号的至少低频成分的一部分通过；
低频成分判定步骤，判定在上述频率选择单元的输出中上述第1比特速率的信号的上述至少低频成分的一部分是否通过；
平滑化步骤，对上述低频成分判定单元的输出进行平滑化；
电平转换步骤，把上述平滑化单元的输出转换为逻辑电平；和
输出上述逻辑电平的步骤。
CN2005800000496A 2004-02-16 2005-02-16 基于低比特速率信号的比特速率判定电路 Expired - Fee Related CN1765052B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004037876 2004-02-16
JP037876/2004 2004-02-16
PCT/JP2005/002340 WO2005078927A1 (ja) 2004-02-16 2005-02-16 低ビットレート信号に基づくビットレート判定回路

Publications (2)

Publication Number Publication Date
CN1765052A true CN1765052A (zh) 2006-04-26
CN1765052B CN1765052B (zh) 2010-05-05

Family

ID=34857791

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800000496A Expired - Fee Related CN1765052B (zh) 2004-02-16 2005-02-16 基于低比特速率信号的比特速率判定电路

Country Status (5)

Country Link
US (1) US7881414B2 (zh)
EP (1) EP1717954B1 (zh)
JP (1) JP3938925B2 (zh)
CN (1) CN1765052B (zh)
WO (1) WO2005078927A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008068811A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Limited 局側終端装置
KR100871828B1 (ko) * 2007-01-29 2008-12-03 삼성전자주식회사 히스테리시스 특성을 이용한 싱글 슬로프 ａｄｃ와 그 변환 방법, 및 상기 싱글 슬로프 adc를 구비하는 cmos 이미지 센서
JP5359179B2 (ja) * 2008-10-17 2013-12-04 富士通株式会社 光受信機及び光受信方法
US8369713B2 (en) 2010-03-18 2013-02-05 Nippon Telegraph And Telephone Corporation Bit-rate discrimination method and its apparatus
US8502522B2 (en) 2010-04-28 2013-08-06 Teradyne, Inc. Multi-level triggering circuit
US8542005B2 (en) 2010-04-28 2013-09-24 Teradyne, Inc. Connecting digital storage oscilloscopes
US8531176B2 (en) * 2010-04-28 2013-09-10 Teradyne, Inc. Driving an electronic instrument

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2837642A (en) * 1953-12-17 1958-06-03 Bell Telephone Labor Inc Pulse rate discriminator
US2912579A (en) * 1955-12-09 1959-11-10 Itt Pulse width and repetition rate discriminator
US3074019A (en) * 1958-05-26 1963-01-15 Servo Corp Of America Pulse separator and repetition-rate discriminator
US3202834A (en) * 1961-10-13 1965-08-24 Ibm Frequency discriminating circuit
US3305732A (en) * 1963-06-10 1967-02-21 Barnes Eng Co Spurious signal void circuit
US3557308A (en) * 1968-03-01 1971-01-19 Gen Dynamics Corp Data synchronizing system
US3543172A (en) * 1968-09-19 1970-11-24 Anderson Jacobson Inc Digital frequency discriminator
US3766413A (en) * 1969-12-15 1973-10-16 American Optical Corp Rate discrimination circuit
US3825842A (en) * 1971-08-30 1974-07-23 J Birchfield Pulse rate discriminator generating output only at predetermined input frequency
US3737789A (en) * 1971-12-21 1973-06-05 Atomic Energy Commission Count rate discriminator
US3780727A (en) * 1972-02-25 1973-12-25 Hoffmann La Roche Cardiac pacer monitoring means with rate and pulse discrimination
US3789316A (en) * 1973-06-13 1974-01-29 Singer Co Sine-cosine frequency tracker
DE3117927C2 (de) 1981-05-06 1986-11-27 Siemens AG, 1000 Berlin und 8000 München Anordnung zur Erkennung der längsten von in digitalen Signalen periodisch enthaltenen Folgen von Nullzeichen
US5546025A (en) * 1994-03-11 1996-08-13 Mitel, Inc. Low frequency discrimator using upper and lower thresholds
JP2701761B2 (ja) * 1994-11-02 1998-01-21 日本電気株式会社 送信ビットレート判別方法及び装置
JP2605641B2 (ja) * 1994-11-14 1997-04-30 日本電気株式会社 可変ビットレート判別方法及び装置
JPH08204761A (ja) 1995-01-31 1996-08-09 Casio Comput Co Ltd 無線受信装置
JPH08315054A (ja) * 1995-05-23 1996-11-29 Advantest Corp アナログ除算回路
US5883923A (en) * 1995-09-18 1999-03-16 Oki Electric Industry Co., Ltd. Data receiver with symbol rate discrimination and statistical analysis functions
JP3436631B2 (ja) * 1996-02-22 2003-08-11 富士通株式会社 光送受信回路
JP3147038B2 (ja) 1997-05-12 2001-03-19 日本電気株式会社 ビットレート選択型タイミング抽出器、ビットレート選択型識別再生器およびビットレート選択型光再生中継器
US5907250A (en) 1997-05-16 1999-05-25 International Business Machines Corporation Transition detector with timer
US6118829A (en) * 1997-10-01 2000-09-12 Integration Associates, Inc. Apparatus and method for automatic mode selection in a communications receiver
JPH11136142A (ja) 1997-11-03 1999-05-21 Nec Shizuoka Ltd 利得制御回路及び利得制御方法
JP2000040960A (ja) 1998-07-23 2000-02-08 Nec Corp ビットレート可変光受信器及び可変光送受信システム
JP3559743B2 (ja) * 1999-12-17 2004-09-02 日本オプネクスト株式会社 位相周波数同期回路および光受信回路
US6680970B1 (en) * 2000-05-23 2004-01-20 Hewlett-Packard Development Company, L.P. Statistical methods and systems for data rate detection for multi-speed embedded clock serial receivers
KR100374343B1 (ko) * 2000-08-22 2003-03-04 삼성전자주식회사 온도 보상 기능을 가진 전송속도 판별 장치
KR100374034B1 (ko) * 2000-09-05 2003-02-26 삼성전자주식회사 광 수신기의 자기 진단 장치 및 그 방법
KR100369658B1 (ko) * 2000-09-05 2003-01-30 삼성전자 주식회사 광 수신기의 전송 속도 조절 장치 및 그 방법
US6710605B2 (en) * 2000-11-01 2004-03-23 Primarion, Inc. Method and apparatus for detecting valid signal information
US7062164B2 (en) 2001-06-27 2006-06-13 International Business Machines Corporation Detection of data transmission rates using passing frequency-selective filtering
US7043206B2 (en) * 2001-10-26 2006-05-09 International Business Machines Corporation Fully integrated offset compensation feedback circuit
US6707320B2 (en) 2001-11-30 2004-03-16 Sun Microsystems, Inc. Clock detect indicator
KR100601637B1 (ko) * 2002-01-29 2006-07-14 삼성전자주식회사 트랙 횡단 신호로부터 노이즈를 제거하는 방법, 이에기초한 광 디스크 드라이브 제어 방법, 노이즈 제거 장치,광 디스크 드라이브, 및 재생 장치
JP4307906B2 (ja) * 2003-05-22 2009-08-05 Ｏｋｉセミコンダクタ株式会社 復調回路および光受信回路
US7072804B2 (en) * 2004-09-28 2006-07-04 Agilent Technologies, Inc. Digital trigger filter for a real time digital oscilloscope

Also Published As

Publication number Publication date
EP1717954B1 (en) 2012-06-13
JPWO2005078927A1 (ja) 2007-08-09
US20060159163A1 (en) 2006-07-20
US7881414B2 (en) 2011-02-01
EP1717954A1 (en) 2006-11-02
CN1765052B (zh) 2010-05-05
WO2005078927A1 (ja) 2005-08-25
JP3938925B2 (ja) 2007-06-27
EP1717954A4 (en) 2010-12-08

Similar Documents

Publication Publication Date Title
CN1765070A (zh) 比特率自动控制电路
CN1765052A (zh) 基于低比特速率信号的比特速率判定电路
CN1133279C (zh) 自动增益控制电路和具有该电路的接收机
CN101040443A (zh) 模数转换的方法和设备
CN1126244C (zh) 可变增益放大器电路
CN1929777A (zh) 用于检测心脉和减小传感器中功率消耗的技术
CN1792040A (zh) 自动增益控制装置
CN1808899A (zh) 过电流检测装置
CN1574672A (zh) 用于低压差分信号的数据传输设备
CN1665127A (zh) 可变电容电路以及包含该可变电容电路的集成电路
CN1395371A (zh) 具有偏移补偿功能的突发模式接收装置及其数据恢复方法
CN1781025A (zh) I/f变换装置和光检测装置
CN1725504A (zh) 光电转换器、图像传感器和信号读出电路
CN1832463A (zh) 数字信号接收电路
CN1669250A (zh) 脉冲串信号消光比控制电路及其集成电路、脉冲串信号消光比控制方法、计算机程序以及激光二极管驱动电路
CN1067535A (zh) 可调节放大器电路
CN200950576Y (zh) 自动增益控制电路
CN1097876C (zh) If放大器/限幅器
CN1890874A (zh) 光接收用前置放大器
CN1930775A (zh) 导频信号检测电路与配备该电路的半导体集成电路
CN101040438A (zh) 波形整形装置，接收机，接收模块和遥控接收机
CN1392668A (zh) 电压比较电路
CN1246966C (zh) 比较电路和红外信号接收装置
CN1933324A (zh) 差动式运算放大器
CN1663698A (zh) 光耦筛选装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100505

Termination date: 20150216

EXPY Termination of patent right or utility model