KR930010365B1 - 전력 보존방법 및 장치 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭]

전력 보존방법 및 장치

[도면의 간단한 설명]

제1도는 종래기술의 수신기에 사용되는 종래기술의 POCSAG 프로토콜 신호 및 전력 보존 스트로우브 도해도.

제2도는 본 발명의 수신기의 양호한 실시예에 대한 블럭 다이어그램.

제3도는 본 발명의 양호한 실시예의 전 동작에 대한 플로우 챠트.

제4도는 본 발명의 동기 유지 루틴의 양호한 제1실시예의 플로우 챠트.

제5도는 본 발명의 동기 유지 루틴의 양호한 제2실시예의 플로우 챠트.

제6a도 내지 제6c도는 본 발명의 양호한 제1및 제2실시예에 대한 POCSAG 프로토콜 신호 및 전력 보존 스트로우브 도해도.

[발명의 상세한 설명]

[발명의 배경]

1. 발명의 분야

본 발명은 일반적으로 수신기내의 전력 보존 영역에 관한 것으로서, 특히, 소정의 간격으로 발생되는 소정의 신호를 가진 신호를 수신하는 부분 동안에 전력을 보존하기 위한 방법 및 장치에 관한 것이다.

2. 종래기술에 대한 설명

영국의 브리티시 텔레콤사에 의해 제의된 디지탈 시그널링 프로토콜은 POCSAG(Post Office Code Standardization Advisory Group)으로 통상 불려지며, 소정의 간격에서 발생되는 소정의 신호를 가진 신호를 제공한다. 제1도는 전형적인 POCSAG 프로토콜 신호(10) 및 종래기술의 수신기에서 사용되는 전력 보존 스트로우브 신호 파형(20)을 도시한 것이다. POCSAG 시그널링 프로토콜은 배치(batches)로 구성되며, 여기서 각 배치(batches)는 동기 코드(12) 및 8개의 정보 프레임(21 내지 28)을 포함한다. 각각의 프레임은 두개의 정보 워드를 가진다. 정보 워드는 21 정보 비트 및 11 패리티 비트를 가진 32비트 바이너리 워드이다. 정보 워드는 하나의 여분의 패리티 비트를 가진 확장된 31, 21, BCH 워드로 구성되어 있으며, 이하, 32, 31, BCH 워드라 한다.

제1도의 영역(30)은 신호가 전혀 전송되지 않는 시간을 나타낸다. POCSAG 신호는 프리앰블(32)로 시작되며, 상기 프리앰블은 논리 ＂1＂ 및 ＂0＂ 레벨로 교번하는 패턴으로 구성되어 있다. 프리앰블을 뒤따르는 제1배치는 제1동기 코드(12a)로 시작된다. 시간 스패닝 간격(30, 32, 12a)동안에, 수신기는, 먼저, 신호로서 비트 동기를 이행한 다음에 공지된 기술의 프로세스를 사용하여 워드 또느 프레임 동기를 이행하는 동안에, 라인(20)의 영역(52a)으로 표시된 바와 같이 동기 획득 공정을 이행한다. 동기를 얻은 후에, 수신기는 배치 디코딩 공정을 개시하며, 여기서, 수신기는 선할당된 프레임내의 정보를 디코드한다. 프레임내의 정보는 경보를 받는 수신기에 응답하여 선할당된 어드레스와 매칭되는 어드레스를 포함할 수 있다.

제1도에 대해 동작하는 수신기가 프레임(4)에 선할당된다고 가정한다. 간격(52a)의 종단에서 동기를 획득하였다하면, 수신기는 간격(53a) 동안에 전력을 보존한다. 프레임(4)내의 정보를 디코드하기 위해, 간격(54a) 동안에 수신기는 높은 전력 모드로 충분히 동작한다. 간격(55a) 동안에, 수신기는 낮은 전력으로 동작하며, 간격(56b)이 될 때까지는 비해독 모드로 동작하며, 상기 간격(56b)에 있어서, 제2동기 코드(12b)를 수신하기 위해 수신기는 다시 높은 전력 모드로 동작한다.

전력 보존 사이클은 간격(53b, 54b, 55b, 56b) 동안 반복된다. 그러나, 간격(56c)에서 POCSAG 신호(10)는 영역(40)으로 표시된 바와 같이 종료된다. 신호의 종료는 POCSAG 전송이 완성되거나 신호가 잡음에 의해 인터럽트가 될 때 발생된다. 참조로, 수신기가 동기로 되는 신호는, 비록 나타나지는 않지만 간격(40) 동안에 도시되어 있다. 수신기는 동기 코드의 발견 유무에 관계없이 간격(56c)에서 결정될 수 없다. 왜냐하면, 전송이 완성되거나 또는 신호가 잡음에 의해 인터럽트되기 때문이다. 결과적으로, 수신기는 전송이 완성되지 않으며, 잡음 인터럽트가 발생되는 것으로 가정한다. 수신기는 계속 간격(54c)에서 정보를 조사하며 간격(56d)에서 동기 코드를 조사한다. 상기 실시예에 있어서, 신호 전송이 완성되기 때문에, 간격(54c) 동안에 어떠한 정보도 수신되지 않으며, 간격(56d) 동안에 어떠한 동기 코드도 수신되지 않는다. 두 연속 동기 코드 간격(56c) 및 (56d)에 어떠한 동기 코드도 수신되지 않는 것으로 정해질 때, 전송이 완성되며 영역(52b)으로 도시된 바와 같이 동기 획득 공정을 다시 시작하는 것을 수신기가 결정한다.

간격(56b) 동안에, 동기 코드(12b)의 존재를 결정하기 위해 동기 코드의 전 기간동안, 수신기는 높은 전력 모드로 동작한다. 동기 코드의 내용은 정해지며, 종래의 수신기는 동기 코드 동안에 전송의 종료를 테스트한다.

디지탈 페이징 시스템이 연속적으로 성장하므로, 데이타 전송 신호의 길이는 증가한다. 제1도는 두개의 배치 POCSAG 신호를 도시한 것이다. 가끔, POCSAG 신호는 수백 배치의 길이가 될 수 있다. 상기 내용 및 페이징 수신기의 크기를 항상 감속시키는 관점에서, 배터리 및 배터리 용량은 상기 전송을 하는 동안에 가능하면 최대로 전력을 보존하는 것이 바람직하다. 전력의 추가 보존은 POCSAG 프로토콜에 사용되는 동기 코드 신호와 같은 소정의 신호를 전송하는 동안에 전력을 보존하므로 실현될 수 있다.

[발명의 요약]

본 발명의 목적은 주기적인 소정의 신호를 가진 전송 신호를 수신하며, 주기적인 소정의 신호 부분 동안에 전력을 보존하는 수신기를 제공하는 데 있다.

본 발명의 또 다른 목적은 주기전인 소정의 신호의 제1부분을 검출하며, 제1부분이 검출되면, 제2부분동안 전력을 보존하도록 하는 데 있다.

본 발명의 또 다른 목적은, 만약 제1부분이 검출되지 않으면, 제2부분을 검출하기 위하여 제2부분동안 전력 보존을 금지하도록 하는 데 있다.

본 발명의 또 다른 목적은 소정의 간격으로 삽입되는 소정의 신호를 가진 전송 신호를 수신하는 수신기내에서 전력을 보존하는 방법을 제공하는 데 있다. 소정의 신호는 적어도 제1예정 신호를 포함하는 제1부분 및 제2예정 신호를 포함하는 제2부분을 갖는다. 상기 방법은 제1예정 신호를 수신하고 검출하는 단계와, 연속되는 예정 신호의 제1부분을 수신하는 단계와, 연속되는 예정 신호의 제2부분동안에 전력을 보존하는 단계를 구비한다.

[양호한 실시예에 대한 설명]

제2도는 본 발명의 양호한 실시예에 대한 블럭 다이어그램이다. POCSAG 변조 신호는 안테나(72)를 통해 수신기(70)로 들어가서 수신 수단(74)에 의해 수신되어 복조된다. 복조 신호의 동기는 동기 획득 수단(76)에 의해 얻어진다. 다음에, 타이밍 및 제어수단(78)에 제어하에, 어드레스 디코딩 수단(80)은 양호한 순간에 실행되어, 수신기가 정보를 디코드하게 한다. 어드레스 디코더는 수신기에 선할당된 어드레스에 매칭되는 어드레스의 존재를 검출한다. 만약, 수신기의 어드레스가 발견되면, 경보 발생기(82)가 동작되고, 오디오 신호가 변환기(94)에 의해 생성된다.

또한, 타이밍 및 제어 수단에 응답하여, 제1검출 수단(86)은 예상되는 동기 코드의 제1의 8비트의 발생에 부합되어 동작된다. 제1의 8비트가 2비트 에러 이하로 수신되면, 동기 코드는 검출되는 것으로 간주되고, 제1검출 수단으로부터의 신호는 타이밍 및 제어 수단(78)이 나머지 동기 코드의 24비트에 대해 전력 보존 수단(88)을 활성화 시키도록 한다.

제1검출 수단이 제1의 8비트를 검출하지 않으면, 타이밍 및 제어 수단(78)은 제2검출 수단(90)이 동기 코드를 계속 체크하게 된다. 연속 체킹동안에, 수신기는 활성화된 상태이고, 전력은 보존되지 않는다. 제1실시예에 있어서, 제2검출 수단은 동기 코드의 소정의 최종 24비트와 수신된 최종 24비트 사이의 차가 3이하인가를 테스트한다. 다른 실시예에 있어서, 제2검출 수단은 동기 코드의 예정된 32비트와 수신된 전체 32비트 사이의 차가 5 이하인가를 테스트한다.

블럭(80) 내지 (90)의 기능은 하드웨어 회로로 이행될 수 있으나, 양호한 실시예는, 사선으로 표시된 바와 같이 호스트 마이크로 컴퓨터(99)내에서 동작하는 소프트웨어 투틴을 가진 프로그램내의 작동 블럭으로 이행한다. 모토로라 MC 146805H2 마이크로 컴퓨터와 같은 호스트 마이크로 컴퓨터는 블럭(80) 내지 (90)의 기능을 쉽게 수행할 수 있고, 상기 컴퓨터는 양호한 호스트 마이크로 컴퓨터이다. 본 발명의 분야에 숙련된 사람은 수신기내의 마이크로 컴퓨터를 사용할 수 있다. 본 발명은 Davis 등의 1985년 5월 21일자 미국 특허 제4,518,961호 및 DeLuca 등의 1987년 3월 10일자 미국 특허 제4,649,583호 및 DeLuca의 미국 특허 제4,755,816호를 참조로 한다.

제3도는 본 발명의 양호한 실시예의 전 동작의 플로우 챠트도이다. 마이크로 컴퓨터(99)는 프로그램을 실행하며, 그 출력은 본 발명을 이용한다. 수신기의 동작에 대한 마이크로 컴퓨터에 의해 수행되는 기능은 수없이 많으며 본 분야에 잘 공지되어 있으나, 본 발명을 설명하는데 필요한 기능만을 상세히 설명하기로 한다. 프로그램은 통상 전력 온 시퀸스인 단계(100)에서 시작된다. 프로그램은 동기 획득 루틴(102)을 실행하며, 종래기술에서와 같이, POCSAG 신호를 검색하여 동기화시킨다. 단계(104)에서의 제1동기 코드의 발견은 POCSAG 신호에 대한 동기를 나타낸다. 단계(102) 및 (104)는 POCSAG 신호에 대한 동기가 얻어질 때까지 이행된다.

동기가 되는 순간에, 프로그래밍은 단계(106)로 진행되며, 상기 단계에서, 수신기의 자체의 프레임이 될 때까지 전력은 보존된다. 전력 보조은 수신 수단(74), 마이크로 컴퓨터(99) 또는 낮은 전력 모드에서의 다른 수신기 회로중의 하나로 동작한다.

다음에, 단계(108)에서, 수신기는 프레임을 수신하고 디코드하기 위해 높은 전력 모드에서 동작한다. 수신기의 어드레스가 발견되면, 경보가 발생된다. 수신기내의 단계(108)의 동작은 기술적으로 공지되어 있다.

다음에, 단계(110)에서, 다음의 동기 코드가 될 때까지 전력은 보존된다. 단계(112)에 있어서, 동기 유지 루틴이 이행된다. 동기를 유지하는 동안에, 동기 코드의 일부일 때는, 전력은 보존된다. 두개의 동기 유지 루틴은 제4도 및 제5도에 설명되어 있다. 동기 유지 루틴에 있어서, 동기가 유지되는지의 여하에 따라, 결정여부가 정해진다.

단계(112)가 완성된 후에, 프로그램은 단계(114)로 진행되어, 동기 유지 루틴의 결과를 결정한다. 동기가 유지되는 것으로 결정되면, 프로그램은 단계(106)로 진행되어, POCSAG 신호의 디코딩을 계속한다. 그러나, 동기가 유지되지 않는 것으로 결정되면, 프로그램은 단계(102)로 되돌아가서 동기를 재획득한다.

따라서, POCSAG 신호에 대한 동기 유지, 동기 획득 및 디코딩의 전체 플로우가 도시되어 있다. 다른 양호한 디코딩 및 재획득 프로세스를 유지하는 동안 전력 보존은 POCSAG 신호의 동기 코드동안에 이행된다. 제4도 및 제5도는 동기 코드동안 전력을 보존하는 2개의 실시예를 설명한다.

제4도는 본 발명의 동기 유지 루틴(112)의 제1의 양호한 실시예의 플로우 챠트도이다. 먼저, 단계(120)에 있어서, 수신기가 실행되고, 동기 코드의 제1의 8비트가 수신된다. 다음에, 수신된 제1의 8비트가 체크되어 동기 코드의 소정의 제1의 8비트를 형성하는 2개의 에러 이하인가를 체크한다. 만약 2개 이하의 에러가 발견되었다면, 프로그램은 단계(124)로 진행되어 동기 코드의 최종 24비트에 대한 전력을 보존한다. 전력은, 수신 수단을 실행시키지 않거나 또는 마이크로 컴퓨터를 낮은 전력 모드로 동작시키거나 또는 두 동작을 함께 이행시킴으로 보존될 수 있다.

2 이상의 비트 에러가 단계(122)에서 검출되면, 프로그램은 단계(126)로 진행되어 동기 코드의 최종 24비트를 수신하고 디코드한다. 상기 단계에서, 수신기는 계속전력을 소비하므로, 전력은 보존되지 않는다는 것을 주목한다.

단계(126)에서 수신되는 최종 24비트를 테스트하기 위해, 프로그램은 단계(128a)로 진행한다. 단계(126)에서 수신되는 비트와 소정의 32비트 동기 코드의 최종 24비트 3개 이하의 에러가 발견되면, 동기 코드의 제2부분은 검출되는 것으로 간주되고, 프로그램은 단계(130)로 진행된다.

단계(130)는 단계(124)가 완성된 후에 실행될 수도 있다. 단계(130)에 있어서, 동기 코드의 연속적인 발견의 표식은 동기 유지 루틴의 실행을 위해 이행된다.

프로그램은 단계(132)로 진행하여 동기가 유지되는 것을 표시한다. 상기 정보는 제3도의 단계(114)에서 사용된다. 단계(132)의 완성후에, 프로그램은 출구 단계(134)를 통해 동기 유지 루틴을 출구시켜서 제3도의 세트(114)를 실행하도록 되돌아간다.

그러나, 만약 단계(128a)에 있어서, 3개 이상의 에러가 발견되면, 동기 코드는 빠트려진 것으로 여기지며, 프로그램은 단계(136)로 진행되어 동기 코드가 이때에 빠트려진 것을 나타낸다. 다음에, 단계(138)에 있어서, 동기 코드의 이전의 디코딩이 체크된다. 만약, 동기 코드가 즉시 선행 배치에서 발견되면, 프로그램은 단계(132)로 진행되어, 동기가 유지되었다는 것을 지시한다. 그러나, 동기 코드가 즉시 선행 배치에서 발견되지 않으면, 프로그램은 단계(140)로 진행되어, 동기가 유지되지 않는 것을 나타낸다. 다음에 프로그램은 출구를 통해 진행되며, 단계(134)는 단계(132) 또는 제3도의 단계(140)에서 단계(114)를 형성한다.

제4도는 동기 코드동안 전력을 보존하고 동기가 연속적으로 유지되어지는지를 결정하는 제1방법을 도시한 것이다. 만약, 동기 코드의 제1부분이 발견되면 제2부분동안에 전력은 보존되고 동기가 유지된다. 통상의 상태에서는 동기 코드의 제1부분이 발견된다. 신호가 약한 상태하에서는 잡음은 순간적으로 붕괴되며, 동기 코드의 제1부분 및 신호는 발견되지 않을 수 있다. 만약 제1부분이 발견되지 않으면, 수신기는 제2부분동안에, 동작될 수 있게 된다. 제2부분이 발견되면, 동기는 유지된다. 잡음 상태 또는 신호 전송이 완성된 상태에서는 동기 코드의 제1부분 및 제2부분 모두가 발견되지 않는다. 동기 코드의 두 연속적인 발생동안에 동기 코드의 제1부분 및 제2부분이 발견되지 않으며, 동기는 유지되지 않는 것으로 간주된다. 동기가 유지되지 않을 때는, 제3도의 플로우 챠트는 수신기가 동기 획득 프로세스를 이행되게 한다.

제5도는 교번되는 동기 유지 플로우 챠트도이다. 제5도의 모든 단계는 단계(128b)를 제외하고는 제4도의 단계와 동일하다, 제5도의 단계(128b)와 다른 단계에 대해서는 제4도를 참조로 한다. 단계(128b)는 동기 코드의 제1부분이 발견되지 않은 후에 실행되며 단계(126)는 수신되는 동기 코드의 나머지 24비트를 판독한다. 제5도의 단계(128b)는 소정의 동기 코드와 수신된 동기 코드 사이의 차가 되는 수에 대해 단계(120) 및 (126)에서 수신되는 전체 32비트 동기 코드를 체크한다. 만약 5개 이하의 비트 에러가 검출되면, 프로그램은 단계(130)로 진행되어, 동기 코드가 발견되는 것을 나타낸다. 만약, 5개 이상의 비트 에러가 발견되면, 프로그램은 단계(136)로 진행되어 동기 코드가 상기 순간에 발견되지 않는 것을 나타낸다. 플로우 챠트의 나머지 실행부분은 제4도와 동일하다.

제5도는 동기 코드가 발견되는가를 결정하기 위한 제2기술을 도시한 것이다. 만약 제1의 8비트가 검출되지 않으면, 전체 32비트 워드는 비트 에러에 대해 테스트를 받는다. 이것은 제4도에서의 에러에 대해 단지 최종 24비트가 체크된다는 점에서 제4도와는 다르다. 어느쪽의 수법도 동기 코드의 검출에 대해 충분하다.

제6a도는 본 발명의 POCSAG 프로토콜 신호 및 전력 보존 또는 배터리 세이브 스트로우브를 도시한 것이다. POCSAG 신호(10)는 제1도의 POCSAG 신호와 동일하다. 라인(200)은 본 발명의 전력 보존 스트로우브를 도시한 것이다. 간격(206b), (206c) 및 (206d)을 제외하고는 수신기의 동작은 제1도의 수신기의 동작과 동일하다. 즉, 수신기는 턴온되어 양호한 비트율의 신호를 조사하고, 신호가 수신되면 중지한다. 이와 반대로 되면, 수신기는 턴오프된다. 만약, 비트 동기가 확립되면, 수신기는 동기 코드 워드를 조사하여, 수신된 신호와 함께 완전히 동기되도록 한다. 만약, 수신기가 동기 코드를 검출하면, 수신기는 주기적으로 온오프되어, 어드레스 및 동기 신호에 교번적으로 검색한다.

제6b도는 간격(206b) 동안에 본 발명의 전력 보존 스트로우브를 상세히 설명한 도해도이다. 라인(200)은 동기 코드(12)의 8개의 제1비트(212a)에 대한 수신기 스트로우브 액티브(250)를 도시한 것이다. 제1의 8비트를 검출할 때, 수신기 스트로우브는 동기 코드(12)의 최종 24비트(212b)에 대해 인액티브(252)가 된다.

따라서, 제2의 24비트 동안에 전력을 보존한다.

간격(206c) 및 (206d)는 제6c도에서 더욱 상세하게 도시되어 있다. 도시된 동기 코드(12)는 두 부분으로 도시되어 있으며, 제1부분은 부호(212a)로 표시된 바와 같이 제1의 8비트이며, 제2부분은 부호(212b)로 표시된 바와 같이 최종 24비트이다. 그러나, 제6a도의 영역(40)은 신호 전송이 종료된 것을 나타내며 수신기에 의해 어떠한 신호도 수신될 수 없는 것을 나타낸다. 제6c도의 라인(200)은 간격(206c) 및 (206d) 동안 수신기의 전력 스트로우브를 도시한 것이다. 동기 코드(212a)의 제1의 8비트 동안에, 전력 스트로우브는 수신기가 전력을 소모하는 것을 나타내며, 이때, 간격(250)으로 표시된 바와 같이 동기 코드의 제1부분을 수신 및 검출한다. 간격(12c) 및 (12d) 동안에, 제1부분은 수신되지 않으며 검출된다. 왜냐하면, 신호는 전송되지 않기 때문이다. 제1부분을 검출하지 않을 때, 수신기는 계속 동작하여, 간격(254)으로 표시된 바와 같이, 동기 코드의 제2부분을 수신하며 디코드한다. 어떠한 신호도 전송되지 않으므로, 제2부분도 역시 검출되지 않는다. 간격(254)후에, 동기 코드는 두 연속기간에 발견되지 않으며, 수신기는 간격(52b)으로 표시된 바와 같이 동기 획득으로 돌아간다.

제6a도는 동기 코드를 수신하는 동안의 전력 보존을 도시한 것이다. 간격(12b) 동안에, 수신기는 동기 코드의 일부에서만 전력을 소모하며, 반면에, 제1도의 종래 수신기는 전체 동기 코드에 대해서 전력을 소모한다. 제6a도는 단지 2개의 배치 POCSAG 전송을 도시한 것이다. 본 발명은 길이에 있어서 수백개의 배치에 이르는 POCSAG 전송에 적용될 때, 더 많은 전력 보존을 실행하는 것이다.

비록, 동기 코드가 단지 2부분으로 나누어져 도시되어 있지만, 본 발명의 범주는 2부분 이상의 POCSAG 동기 코드와 같은 소정의 주기 신호를 것과 포함하며, 여기서, 전력은 어떤 단일 부분 또는 어떤 수신된 부분의 조합을 검출한 후에도 보존될 수 있다. 또한, 단계(122), (128a) 및 (128b)에서 선택된 에러의 수는 최적 에러 카운트이며, 다른 에러 카운트도, 본 발명의 범주에 속하는 한 사용될 수 있다. 부가적으로 본 발명의 범주는 POCSAG 시그널링 시스템에 국한되지 않으며, 디지탈 시그널링 시스템에도 국한되지 않는다. 본 발명의 범주는 최소한 하나의 소정의 신호 및 로케이션을 가진 시스템을 포함한다. 예로서, 소정의 신호는 디지탈 신호 또는 톤 신호를 구비할 수 있으며, 소정의 신호의 제1부분을 디지탈 심볼 또는 톤 신호를 포함할 수 있으며, 여기서, 제1부분을 수신하고 검출한 후에, 전력은 소정의 신호의 연속부 동안에 보존된다.

Claims (10)

1. 소정의 시간 간격에서 주기적으로 삽입되며, 적어도 예정된 제1신호(212a)를 포함하는 제1부분 및 예정된 제2신호(212b)를 포함하는 제2부분을 가지는 소정의 신호(12)를 가진 전송신호(10)를 수신하고, 전송 신호(10)와 수신 수단(74)과의 동기화를 얻기 위해 소정의 제1신호를 수신하고 검출하는 단계를 포함하는 수신기(70)내에서 전력을 보존하기 위한 방법에 있어서, 가) 동기화를 얻은 후, 전송 신호와 동기화를 얻기 위해 각각 연속적으로 전송된 소정의 신호에 제1부분을 수신하고 검출하는 단계와, 나) 각각 연속적으로 전송된 소정의 신호의 제1부분을 뒤따르는 각각 연속적으로 전송된 소정의 신호의 제2부분동안에 전력을 보존하는 단계를 추가로 포함하는 것을 특징으로 하는 전력 보존 방법.
2. 제1항에 있어서, 다) 전송 신호와 동기화를 유지하기 위해 검출되지 않는 제1부분에 응답하여 연속적으로 전송된 소정의 신호에 제2부분을 수신하고 검출하는 단계를 추가로 포함하는 것을 특징으로 하는 전력 보존 방법.
3. 제1항에 있어서, 수신기는 신호를 수신하는 동안에 전력을 소모하는 수신 수단을 포함하며, 여기서, 전력 보존 단계 나)는 제2부분동안에 수신 수단을 금지하여 제2부분동안에 전력을 보존하는 것을 특징으로 하는 전력 보존 방법.
4. 제1항에 있어서, 수신기는 제1부분을 검출하는 동안에 전력을 소모하는 디코딩 수단을 포함하며, 여기서, 전력 보존 단계 나)는 제2부분동안에 디코딩 수단을 금지하여 제2부분동안에 전력을 보존하는 것을 특징으로 하는 전력 보존 방법.
5. 소정의 시간 간격에서 주기적으로 삽입되며, 적어도 소정의 제1신호(212a)를 포함하는 제1부분 및 소정의 제2신호(212b)를 포함하는 제2부분을 가지는 소정의 신호(12)를 가진 전송 신호(10)를 수신하는 수신 수단(74)과, 검출되는 소정의 제1신호에 응답하여 전송 신호(10)와 수신 수단(74)을 동기화 하기 위해 소정 제1신호(12)에 응답하는 동기 수단(76)을 포함하는 통신 수신기(70)내의 전력을 보존하는 장치에 있어서, 소정의 연속 신호의 제1부분의 발생을 나타내는 제1타이밍 신호 및 소정의 연속 신호의 제2부분의 발생을 나타내는 제2타이밍 신호를 발생시키기 위해 동기화 수단(76)에 응답하는 타이밍 수단(78)과, 소정 신호의 제1부분의 검출을 뒤따르는 각각 연속적으로 전송된 소정 신호의 제2부분동안에 수신 수단(74)을 동작되지 않게 하도록 제2타이밍 신호에 응답하는 보존 수단(88)을 포함하는 것을 특징으로 하는 전력 보존 장치.
6. 제5항에 있어서, 검출되지 않는 제1부분 신호에 응답하여, 상기 동기화 수단은 제2타이밍 신호에 더 응답하여, 연속적으로 전송된 소정 신호의 제2부분 신호가 검출될 때, 전송 신호와 동기화를 유지하는 것을 특징으로 하는 전력 보존 장치.
7. 제5항에 있어서, 수신된 제1부분 신호는 제1예정 신호의 비트 수에 대응하는 소정 수의 제1정보 비트를 포함하고, 수신된 제1부분 신호는 수신된 제1부분 신호와 예정된 제1신호간의 차의 수가 소정수의 차 이하일 때 검출되는 것을 특징으로 하는 전력 보존 장치.
8. 제7항에 있어서, 제1부분 신호의 소정의 비트의 수는 8이고, 그 소정의 차의 수는 2인 것을 특징으로 하는 전력 보존 장치.
9. 제6항에 있어서, 수신된 제2부분 신호는 예정된 제2신호의 비트 수에 대응하는 소정 수의 제2정보 비트를 포함하고, 수신된 제2부분 신호는 수신된 제2부분 신호와 예정된 제2신호간의 차의 수가 소정수의 차의 수 이하일 때 검출되는 것을 특징으로 하는 전력 보존 장치.
10. 제9항에 있어서, 제2부분 신호의 소정의 정보 비트의 수는 28이고, 소정의 차의 수는3인 것을 특징으로 하는 전력 보존 장치.