KR100528410B1 - 고수준 데이터 링크 제어 방식 통신에서 동기 신호 및 패킷 상태 정보 제어 장치 - Google Patents

고수준 데이터 링크 제어 방식 통신에서 동기 신호 및 패킷 상태 정보 제어 장치 Download PDF

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Abstract

본 발명은 고수준 데이터 링크 제어(HDLC) 통신 라우터(router)의 송신부에서 수신 패킷(packet)의 상태를 감시하여 패킷의 상태 정보를 그 수신 패킷에 포함시켜 수신부에 전송함으로써, 패킷의 상태 파악이 용이해져 장애 패킷 처리 효율이 증가되는 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치를 제공하기 위한 것으로, 이러한 본 발명은 수신 패킷의 시작 플래그와 끝 플래그를 검출하여 패킷의 시작과 끝을 알리는 동기 비트 신호를 별도로 만들고 수신 패킷의 상태를 검사하여 상태 정보를 만들어 수신부로 전송함으로써, 라우터의 수신부에서는 패킷의 동기와 상태 파악시 별도의 다른 장치가 필요없이 이 패킷의 상태 정보로 용이하게 파악할 수 있도록 하여 패킷의 처리와 상태 관리가 용이해지게 된다.

Description

고수준 데이터 링크 제어 방식 통신에서 동기 신호 및 패킷 상태 정보 제어 장치
본 발명은 코드분할 다중 접속(Code Division Multiple Access; CDMA) 시스템의 고수준 데이터 링크 제어(High Level Data Link Control; HDLC) 패킷(pcaket) 통신 라우터(router)에 관한 것으로, 특히 라우터에서 수신 패킷(packet)의 동기 신호를 감지하여 특정한 동기 비트 신호를 만들고, 유효 데이터에 대한 상태를 감시하여 HDLC 패킷의 신호 처리 및 상태 관리가 용이하도록 하는 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치에 관한 것이다.
개방 시스템(open system)인 패킷 단말 간에 메시지를 송수신하기 위해서는 이 메시지를 일정한 길이로 분할하고 여기에 프로토콜(protocol) 제어 정보인 프로토콜 헤더를 부여한 패킷(packet)을 만든다. 그리고 이 패킷을 전송 제어 프로토콜인 HDLC 방식으로 전송하게 된다. 이 HDLC 통신 방식은 동기(synchronization) 방식으로 수행되므로 전송 동기를 위해 이 패킷에 패킷의 시작과 끝을 나타내는 플래그(flag)를 부여한다. 패킷 단말로부터 패킷이 송신되어, 패킷 교환망의 HDLC 패킷 라우터(router)에 수신되면, 이 라우터는 패킷의 목적지로의 경로를 설정하여 패킷을 송신한다.
도1은 종래 HDLC 패킷 통신 라우터의 송신부 블록 구성을 보인다.
이에 도시된 바와 같이, 패킷 단말 또는 다른 HDLC 통신 라우터로부터 전송되는 패킷의 동기 신호를 감시하는 동기 신호 감시부(1)와; 상기 동기 신호 감시부(1)에서 직렬 방식으로 출력되는 데이터를 병렬 방식으로 변환시키는 직렬-병렬 변환부(3)와; 상기 동기 신호 감시부(1)의 동기 감시 결과에 따라 패킷 수신 구간을 검출하고, 상기 직렬-병렬 변환부(3)에서 변환된 데이터가 메모리(4)에 저장되도록 제어하는 전송 구간 지연부(2)로 구성되었다.
이와 같이 구성된 종래 HDLC 패킷 통신 라우터의 송신부 동작을 도1 및 도2에 의거 설명하면 다음과 같다.
먼저, 패킷 단말 또는 HDLC 통신 라우터로부터 패킷이 전송되면 동기 신호 감시부(1)는 이 패킷의 동기 신호를 감시한다. 패킷의 플래그 감지 결과 홀수번째 플래그인 경우 패킷의 시작을 알리고, 짝수번째 플래그인 경우 패킷의 끝을 알리는 방식이 사용된다. 그래서 패킷의 시작 플래그가 검출되면, 패킷 시작 플래그 끝부분이 수신되는 시점에서 동기 신호 검출 신호(DETA)를 액티브(active) 상태로 출력한다.
전송 구간 지연부(2)는 액티브된 동기 신호 검출 신호에 의해 패킷이 수신되고 있음을 나타내는 패킷 수신 정보(INPKT)를 액티브 상태로 출력한다. 그리고 직렬-병렬 변환부(3)는 동기 신호 감시부(1)에서 직렬 방식으로 출력되는 데이터(DB)를 병렬 방식으로 변환한다. 이때 전송 구간 지연부(2)는 병렬 방식으로 변환된 데이터(DC[7:0])가 메모리(4)에 기록될 수 있도록 기록 제어신호(CLKB)를 액티브로 출력한다. 이에 병렬 데이터(DC)가 패킷 수신 정보(INPKT)가 액티브된 후 기록 제어 신호(CLKB)가 액티브되었을 때 메모리(4)에 저장된다.
그러나 이러한 종래 HDLC 패킷 통신 라우터는 현재 패킷이 수신되고 있다는 정보만을 검출하므로 패킷의 어느 필드가 수신되고 있는지의 정보를 알 수 없어, 패킷의 수신 상태 구분이 불가능한 어려움이 있었다.
또한 패킷의 유효 데이터에 상태 정보를 검사하지 않기 때문에 수신부에서 장애 패킷을 제거할 경우 패킷의 상태 정보를 파악하는 별도의 장치를 구비해야 하는 단점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 라우터에서 수신 패킷(packet)의 동기 신호를 감지하여 특정한 동기 비트 신호를 만들고, 수신 패킷의 유효 데이터의 상태를 감시하여 감시 결과를 그 수신 패킷에 포함시켜 송신함으로써, HDLC 패킷의 신호 처리 및 상태 관리가 용이하도록 하는 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치는,
패킷 단말로부터 전송되는 패킷과 이 패킷이 소정 시간 지연된 패킷을 비교하여 패킷의 수신 구간을 검출하고, 수신 패킷의 기록을 제어하는 전송 상태 제어부와;
상기 전송 상태 제어부를 통한 직렬 방식의 데이터를 병렬 방식의 데이터로 변환시키는 직렬-병렬 변환부와;
상기 전송 상태 제어부를 통한 데이터를 오류 검출하여 패킷의 상태를 감시하는 상태 감시 제어부와;
상기 전송 상태 제어부의 제어에 따라 상기 직렬-병렬 변환부의 출력 데이터중 해당 구간과 상기 상태 감시 제어부로부터의 상태 감시 결과를 메모리에 기록하는 데이터 제어부로 구성됨을 그 기술적 구성상의 특징으로 한다.
상기 전송 상태 제어부는, 패킷 단말로부터 전송되는 패킷을 수신하여 패킷의 동기 신호를 감시하는 제1 동기 신호 감시부와; 상기 제1 동기 신호 감시부를 통해 소정 시간 지연된 상기 패킷을 수신하여 동기 신호를 감시하는 제2 동기 신호 감시부와; 상기 제1 동기 신호 감시부의 감시 결과와 제2 동기 신호 감시부의 감시 결과에 따라 패킷의 수신 구간 검출 및 패킷 기록을 제어하는 패킷 구간 검출부로 구성됨을 특징으로 한다.
상기 상태 감시 제어부는, 상기 전송 상태 감시부의 제1 동기신호 감시부에서 출력되는 패킷에 대해 순환 중복 검사(Cyclic Redundancy Check; CRC)를 수행하는 순환 중복 검사부(CRC checker; CRC 체크부)와; 상기 전송 상태 감시부의 패킷 구간 검출부로부터 HDLC 패킷 신호가 액티브 상태로 출력되는 동안 패킷의 바이트 수를 카운팅하는 패킷 카운터와; 상기 패킷 카운터에서 카운팅된 패킷 바이트(bite) 수를 소패킷 신호(short packet reference) 및 대패킷 신호(long packet reference)와 비교하여 패킷 길이 종류를 결정하는 패킷 길이 비교부와; 상기 직렬-병렬 변환부에서 출력되는 데이터에서 패리티(parity)를 검사하여 오류를 검출하는 패리티 검사부(parity checker)와; 상기 CRC 체크부의 검출 결과와 상기 패킷 길이 비교부의 비교 결과 및 상기 패리티 검사부의 검사 결과에 따라 수신 패킷의 상태를 감시하는 상태 제어부로 구성됨을 특징으로 한다.
이하, 상기와 같은 본 발명 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치의 블록 구성을 보인다.
이에 도시된 바와 같이, 패킷 단말로부터 전송되는 패킷과 이 패킷이 소정 시간 지연된 패킷을 비교하여 패킷의 수신 구간을 검출하고, 수신 패킷의 기록을 제어하는 전송 상태 제어부(10)와; 상기 전송 상태 제어부(10)를 통한 직렬 방식의 데이터를 병렬 방식의 데이터로 변환시키는 직렬-병렬 변환부(20)와; 상기 전송 상태 제어부(10)를 통한 데이터를 오류 검출하여 패킷의 상태를 감시하는 상태 감시 제어부(30)와; 상기 전송 상태 제어부(10)의 제어에 따라 상기 직렬-병렬 변환부(20)의 출력 데이터중 해당 구간과 상기 상태 감시 제어부(30)로부터의 상태 감시 결과를 메모리(50)에 기록하고 패킷의 동기를 위한 동기 비트 신호를 출력하는 데이터 제어부(40)로 구성된다.
상기 전송 상태 제어부(10)는, 패킷 단말로부터 전송되는 패킷을 수신하여 패킷의 동기 신호를 감시하는 제1 동기 신호 감시부(11)와; 상기 제1 동기 신호 감시부(11)를 통과해서 소정 시간이 지연된 상기 패킷을 수신하여 동기 신호를 감시하는 제2 동기 신호 감시부(12)와; 상기 제1 동기 신호 감시부(11)의 감시 결과와 제2 동기 신호 감시부(12)의 감시 결과에 따라 패킷의 수신 구간 검출 및 패킷 기록을 제어하는 패킷 구간 검출부(13)로 구성된다.
상기 상태 감시 제어부(30)는, 상기 제1 동기신호 감시부(11)에서 출력되는 패킷에 대해 순환 중복 검사(Cyclic Redundancy Check; CRC)를 수행하는 순환 중복 검사부(CRC checker; CRC 체크부)(31)와; 상기 패킷 구간 검출부(13)로부터 HDLC 패킷 신호가 액티브 상태로 출력되는 동안 패킷의 바이트 수를 카운팅하는 패킷 카운터(32)와; 상기 패킷 카운터(32)에서 카운팅된 패킷 바이트(bite) 수를 소패킷 신호(short packet reference) 및 대패킷 신호(long packet reference)와 비교하여 패킷 길이 종류를 결정하는 패킷 길이 비교부(33)와; 상기 직렬-병렬 변환부(20)에서 출력되는 데이터에서 패리티(parity)를 검사하여 오류를 검출하는 패리티 검사부(parity checker)(34)와; 상기 CRC 체크부(31)의 검출 결과와 상기 패킷 길이 비교부(33)의 비교 결과 및 상기 패리티 검사부(34)의 검사 결과에 따라 수신 패킷의 상태를 감시하는 상태 제어부(35)로 구성된다.
상기 소패킷 신호(short packet reference)는 수신 패킷의 길이가 일정 바이트 수보다 작아 소패킷이라고 판단하기 위한 신호이고, 대패킷 신호(long packet reference)는 수신 패킷의 길이가 일정 바이트 수보다 커서 대패킷이라고 판단하기 위한 신호이다.
이와 같이 구성된 본 발명에 의한 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 패킷 단말이나 패킷 라우터(router)로부터 패킷(DA)이 수신되면 제1 동기 신호 감시부(11)는 수신 패킷(DA)의 동기 신호 즉 플래그를 감시한다. 패킷의 플래그는 "1111110"의 값을 갖는데, 이 플래그가 검출되면 제1 동기 신호 감시부(11)는 도4에 도시된 바와 같이, 제1 동기 검출 신호(DETA)를 하이(high) 액티브(active) 상태로 출력한다. 이 신호(DETA)는 수신 패킷(DA)의 끝 플래그(01111110)가 검출되면 이 끝 플래그의 끝 시점에서 인액티브(inactive) 상태가 된다.
한편 제1 동기 신호 감시부(11)로 입력된 패킷이 1바이트 전송 지연되어 제2 동기 신호 감시부(12)로 입력되면, 제2 동기 신호 감시부(12)는 제1 동기 신호 감시부(11)의 동작과 동일한 방법으로 동기신호를 검출하여 제2 동기검출 신호(DETB)를 하이 액티브 상태로 출력한다.
그러면 패킷 구간 검출부(13)는 제1 동기 검출 신호(DETA)와 제2 동기 검출 신호(DETB)를 비교하고 비교 결과에 따라 패킷 수신 구간 정보를 출력한다. 즉, 제1 동기 검출 신호(DETA)가 하이(high) 신호이고 제2 동기 검출 신호(DETB)가 로우(low)신호이면 패킷 구간 검출부(13)는 패킷의 시작 플래그 수신 구간이라고 판단하고 시작 동기 수신 구간 신호(STARTPKT)를 하이 액티브 상태로 출력한다. 그리고 제1 동기 검출 신호(DETA)가 하이(high) 신호이고 제2 동기 검출 신호(DETB)가 하이 신호이면, 동기를 위한 신호가 아닌 데이터의 수신 구간이라고 판단하여 유효 데이터 수신 구간 신호(INPKT)를 하이 액티브 상태로 출력한다. 제1 동기 검출 신호(DETA)가 로우 신호이고 제2 동기 검출 신호(DETB)가 하이 신호이면, 패킷의 끝 플래그가 수신되고 있다고 판단하고 종료 동기 수신 구간 신호(ENDPKT)를 하이 액티브시킨다. 그리고 제1 동기 검출 신호(DETA)가 하이(high) 신호이거나 제2 동기 검출 신호(DETB)가 하이 신호이면, 패킷 구간 검출부(13)는 HDLC 패킷이 수신되고 있다고 판단하여 HDLC 패킷 수신 구간 신호(HDLCPKT)를 하이 액티브시킨다.
직렬-병렬 변환부(20)는 제1 동기 신호 감시부(11)에서 직렬 방식으로 출력되는 데이터(DB)를 바이트 단위의 병렬 방식 데이터(DC)로 변환하여 데이터 제어부(40)로 출력한다.
또한 CRC 검사부(31)는 제1 동기 신호 감시부(11)를 통한 데이터 중 프레임 검사 순서(FCS) 필드를 검사하여 순환 중복 검사(Cyclic Redundancy Check; CRC)를 수행한 후 그 결과를 상태 제어부(35)로 출력한다. 패킷 카운터(32)는 상기 패킷 구간 검출부(13)로부터 HDLC 패킷 수신 구간 신호(HDLCPKT)가 액티브되면 패킷의 바이트 수를 카운팅한다. 이 카운팅 동작은 HDLC 패킷 수신 구간 신호(HDLCPKT)가 액티브 상태인 동안에만 카운팅하여 현재 수신되고 있는 패킷의 길이를 카운팅하게 된다. 이렇게 패킷 카운터(32)에서 카운팅된 패킷 바이트 수가 패킷 길이 비교부(33)에 입력되면, 패킷 길이 비교부(33)는 소패킷 신호(short packet reference) 및 대패킷 신호(long packet reference)와 카운팅된 패킷 바이트 수를 비교한다. 그래서 현재 수신되고 있는 패킷이 길이가 긴 패킷인지 짧은 패킷인지를 결정한다. 그리고 그 결과를 상태 제어부(35)로 출력한다.
또한 패리티 검사부(34)는 직렬-병렬 변환부(20)에서 변환되어 출력되는 데이터에서 패리티(parity) 검사를 수행하여 오류를 검출한다. 그리고 이 결과를 상태 제어부(35)로 전송한다.
이렇게 상태 제어부(35)는 CRC 검사부(31), 패킷 길이 비교부(33), 패리티 검사부(34)로부터 입력받은 각 결과 신호를 수신 패킷의 상태 정보로 데이터 제어부(40)에 제공한다.
한편 전송 상태 제어부(10)의 패킷 구간 검출부(13)는 HDLC 패킷 수신 구간 신호(HDLCPKT)가 액티브되면, 패킷 구간 검출부(13)의 동작 진행을 위해 입력되는 클럭(CLKA)을 카운팅한다. 그리고 카운팅된 수가 7이 되면 즉, 하나의 바이트가 카운팅되면, 기록 제어신호(CLKB)를 액티브로 출력한다. 하나의 바이트 카운팅 시간은 직렬 방식의 데이터가 병렬 방식의 데이터로 변환되는데 소요되는 시간이다. 데이터 제어부(40)는 이 기록 제어 신호(CLKB)의 액티브에 따라 직렬-병렬 변환부(20)로부터의 병렬 방식 데이터(DC)를 메모리(50)에 기록하게 된다.
이의 동작을 도4에 의거 상세히 설명하면, 패킷 구간 검출부(13)에서 시작 동기 수신 구간 신호(STARTPKT)가 액티브되어 출력되면 데이터 제어부(40)는 패킷의 시작을 알리는 동기 비트 신호(STATEBIT)를 하이 액티브로 출력한다. 이 동기 비트 신호를 이용하여 라우터나 패킷 단말은 패킷의 시작과 끝을 용이하고 정확하게 알 수 있게 된다.
이와 동시에 데이터 제어부(40)는 패킷의 시작을 검출하기 위한 비교 신호인 패킷 시작 비교용 신호(DINA[7:0])와 직렬-병렬 변환부(20)에서 출력되는 데이터를 비교하여 같으면 패킷 시작 비교용 신호(DINA)를 DD로서 메모리(50)에 기록한다. 이 패킷 시작 비교용 신호(DINA)는 "0x7E"로서, 01111110을 나타낸다. 메모리(50)로의 기록 동작은 패킷 구간 검출부(13)에서 출력되는 기록 제어 신호(CLKB)의 액티브에 따라 수행된다.
이후 패킷 구간 검출부(13)에서 유효 데이터 수신 구간 신호(INPKT)가 액티브되어 출력되면, 데이터 제어부(40)는 직렬-병렬 변환부(20)로부터의 유효 데이터를 DD로서 메모리(50)에 기록한다. 이때 동기 비트 신호(STATEBIT)는 인액티브 상태가 된다.
그런 후 패킷 구간 검출부(13)에서 종료 동기 수신 구간 신호(ENDPKT)가 액티브되어 출력되면, 데이터 제어부(40)는 패킷의 끝을 알리기 위해 동기 비트 신호(STATEBIT)를 하이 액티브시킨다. 이와 동시에 데이터 제어부(40)는 상태 제어부(35)로부터 제공받은 상태 감시 결과 신호를 유효 데이터에 이어서 메모리(50)에 기록한다. 이렇게 패킷의 시작 동기 신호, 유효 데이터, 상태 정보 신호가 메모리(50)에 기록되며, 패킷의 시작과 끝을 알리는 동기 비트 신호도 함께 기록된다. 따라서 장애 패킷을 폐기할 경우나 네트워크의 대역폭 사정상 전송 제어를 할 경우, 패킷의 상태를 용이하게 파악할 수 있게 된다.
그리고 이외의 구간 동안은 데이터 제어부(40)는 메모리(50)에 기록하지 않으며, 동기 비트 신호(STATEBIT)는 인액티브 상태가 된다.
이렇게 HDLC 패킷 수신 구간 신호(HDLCPKT)가 액티브로 출력되는 동안에 메모리(50)에 기록된 데이터는 패킷의 시작을 알리는 동기 비트 신호와 유효 데이터 및 패킷의 상태 정보를 포함한다. 따라서 동기 비트 신호를 이용하여 패킷의 시작과 끝을 명확히 구분할 수 있어 패킷의 검출이 용이해지고, 패킷의 상태 정보를 이용하여 장애 패킷의 처리시 용이해지게 되어, 패킷의 전송 제어가 효율적으로 이루어지게 된다.
본 발명은 셀룰라(cellular) 이동통신 시스템, 개인 휴대 통신 시스템 등 CDMA 시스템에서 HDLC 패킷 통신을 이용하는 HDLC 패킷 통신 라우터에 적용할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 고수준 데이터 링크 제어 방식 통신에서 동기 신호 및 패킷 상태 정보 제어 장치는, 라우터의 송신부에서 패킷(packet)의 동기 신호를 감지하여 패킷의 시작과 끝을 알리는 특정한 동기 비트 신호를 만들고, 유효 데이터에 대한 상태를 감시하여 패킷 상태 감시 결과를 만들어 수신부로 전송함으로써, 수신부에서는 패킷의 동기를 용이하게 찾을 수 있고, 패킷의 상태를 용이하게 파악할 수 있어 패킷의 상태 관리가 용이하게 되는 효과가 있다.
또한 장애 패킷의 폐기시 패킷의 상태를 별도의 수행 과정 없이 신속하게 파악할 수 있으므로 처리 시간이 단축되는 효과도 있다.
도 1은 종래 HDLC 통신 라우터(router)의 송신부 블록 구성도,
도 2는 종래 HDLC 통신 라우터의 송신부에서 패킷 수신시 신호 타이밍도,
도 3은 본 발명에 의한 HDLC 통신 라우터의 동기 신호 및 패킷 상태 정보 제어 장치의 블록 구성도,
도 4는 도3의 각 블록의 입출력 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10:전송 상태 제어부 11:제1 동기 신호 감시부
12:제2 동기 신호 감시부 13:패킷 구간 검출부
20:직렬-병렬 변환부 30:상태 감시 제어부
31:CRC 검사부 32:패킷 카운터
33:패킷 길이 비교부 34:패리티 검사부
35:상태 제어부 40:데이터 제어부
50:메모리

Claims (3)

  1. 고수준 데이터 링크 제어(HDLC) 패킷(packet) 통신 라우터(router)에 있어서,
    패킷 단말로부터 전송되는 패킷과 이 패킷이 소정 시간 지연된 패킷을 비교하여 패킷의 수신 구간을 검출하고, 수신 패킷의 기록을 제어하는 전송 상태 제어부와;
    상기 전송 상태 제어부를 통한 직렬 방식의 데이터를 병렬 방식의 데이터로 변환시키는 직렬-병렬 변환부와;
    상기 전송 상태 제어부를 통한 데이터를 오류 검출하여 패킷의 상태를 감시하는 상태 감시 제어부와;
    상기 전송 상태 제어부의 제어에 따라 상기 직렬-병렬 변환부의 출력 데이터중 해당 구간과 상기 상태 감시 제어부로부터의 상태 감시 결과를 메모리에 기록하는 데이터 제어부로 구성된 것을 특징으로 하는 고수준 데이터 링크 제어(HDLC) 통신에서 동기 신호 및 패킷 상태 정보 제어 장치.
  2. 제 1항에 있어서, 상기 전송 상태 제어부는,
    패킷 단말로부터 전송되는 패킷을 수신하여 패킷의 동기 신호를 감시하는 제1 동기 신호 감시부와; 상기 제1 동기 신호 감시부를 통해 소정 시간 지연된 상기 패킷을 수신하여 동기 신호를 감시하는 제2 동기 신호 감시부와; 상기 제1 동기 신호 감시부의 감시 결과와 제2 동기 신호 감시부의 감시 결과에 따라 패킷의 수신 구간 검출 및 패킷 기록을 제어하는 패킷 구간 검출부로 구성된 것을 특징으로 하는 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치.
  3. 제 1항에 있어서, 상기 상태 감시 제어부는,
    상기 전송 상태 감시부의 제1 동기신호 감시부에서 출력되는 패킷에 대해 순환 중복 검사(Cyclic Redundancy Check; CRC)를 수행하는 순환 중복 검사부(CRC checker; CRC 체크부)와; 상기 전송 상태 감시부의 패킷 구간 검출부로부터 HDLC 패킷 신호가 액티브 상태로 출력되는 동안 패킷의 바이트 수를 카운팅하는 패킷 카운터와; 상기 패킷 카운터에서 카운팅된 패킷 바이트(bite) 수를 소패킷 신호(short packet reference) 및 대패킷 신호(long packet reference)와 비교하여 패킷 길이 종류를 결정하는 패킷 길이 비교부와; 상기 직렬-병렬 변환부에서 출력되는 데이터에서 패리티(parity)를 검사하여 오류를 검출하는 패리티 검사부(parity checker)와; 상기 CRC 체크부의 검출 결과와 상기 패킷 길이 비교부의 비교 결과 및 상기 패리티 검사부의 검사 결과에 따라 수신 패킷의 상태를 감시하는 상태 제어부로 구성된 것을 특징으로 하는 HDLC 통신에서 동기 신호 및 패킷 상태 정보 제어 장치.
KR1019980052878A 1998-12-03 1998-12-03 고수준 데이터 링크 제어 방식 통신에서 동기 신호 및 패킷 상태 정보 제어 장치 KR100528410B1 (ko)

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