JPH0297151A - データ折り返し試験方法および該方法を実施する時間スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 多重化装置に用いられる時間スイッチ回路におけるデー
タ折り返し試験方法に関し、 時間スイッチ回路において接続されたパス毎にデータ折
り返し試験を行なうこと、片方向のデータ折り返し試験
を行なうことを可能とすること、および、該片方向のデ
ータ折り返し試験を行なう際には、対向する側に対して
アラームインデイグ−１ジヨン信号を送出することを目
的とし、書込みアドレスの順序と読出しアドレスの順序
とを変換することによってシリアルなデータのタイムス
ロットの入替えを行なうために、該データを一時保持す
るデータメモリと、前記データメモリの各アドレス毎に
前記読出しの順序を設定するアドレスコントロールメモ
リとを有してなる時間スイッチ回路において、前記デー
タメモリの所定のアドレスに所定のデータ信号を書き込
む第１の段階と、前記アドレスコントロールメモリの折
り返し側への読出アドレスとして、該折り返し側のアド
レスを書き込み、且つ、該アドレスコントロールメモリ
の相手側への読出アドレスとして、前記所定のアドレス
を書き込む第２の段階と、前記アドレスコントロールメ
モリに設定された読出アドレスによって前記データメモ
リのデータを読み出す第３の段階とを有するように構成
する。

〔産業上の利用分野〕

本発明は、多重化装置に用いられる時間スイッチ回路に
おけるデータ折り返し試験方法に関する。

対向する各端局間における回線の障害の有無、および該
障害箇所を検出するために、該回線の切り分は試験とし
て、各端局がらのデータを折り返すデータ折り返し試験
が行なわれる。本発明は、特に、該端局間に存在する多
重化装置に備えられて時分割多重化されたデータのタイ
ムスロットの入替えを行なう時間スイッチ回路において
、各端局からのデータを折り返すデータ折り返し試験を
実施する方法に関する。

〔従来の技術、および発明が解決しようとする課題〕

第６図は、時間スイッチ回路の例として、ダブルバッフ
ァ構成の時間スイッチ回路の概略構成を示すものである
。

第６図において、１および２は、それぞれ、データメモ
リ、３．４および８はセレクタ、５はカウンタ、そして
、６−１．６−２はアドレスコントロールメモリである
。

データメモリ１およびデータメモリ２は、交互に、それ
ぞれ、一方が読出し状態のときは、他方が書込み状態と
なり、読出し状態のデータメモリのアドレスとしてはア
ドレスコントロールメモリ６−１または６−２の出力が
、また、書込み状態のデータメモリのアドレスとしては
カウンタ５の出力が印加されるようにセレクタ３および
４が制御される。

該時間スイッチ回路に入力されるｌフレーム（またはマ
ルチフレーム）を構成するタイムスロットのデータは、
カウンタ５が出力する逐次的なアドレスに従って、上記
データメモリの一方、例エバ、データメモリ１内に、入
力された順のアドレスに書き込まれる。

また、上記アドレスコントロールメモリ６−１および６
−２の一方が読出アドレスを出力している間、他方のア
ドレスコントロールメモリには、該時間スイッチ回路に
おける、次の接続の切替のだめのアドレス設定が行なわ
れる。

例えば、第８図に示されるように、アドレスコントロー
ルメモリのアドレスｉにｊ”を、そして、アドレスｊに
ｉ”を書き込むと、アドレスｉの端局からのデータはア
ドレスｊの端局へ、そして、アドレスｊの端局からのデ
ータはアドレスｉの端局へと出力され、アドレスｉの端
局とアドレスｊの端局とが接続される（対向する）こと
になる。

ところで、従来、上記のような時間スイッチ回路によっ
て、データ折り返し試験を行なう際には、アドレスコン
トロールメモリの全てのアドレスに自身のアドレスを書
き込んで、前述のタイムスロットに対して同時に双方向
のデータ折り返し試験を行なっていた。すなわち、アド
レスｉには“ｉ”を、アドレスｊには“ｊ”を書き込ん
で試験を行なっていた（ｉ、　　ｊ＝１−ｎ）。

そのため、設定されたパス毎にデータ折り返し試験を行
なうことができず、また、片方向のみのデータ折り返し
試験を行なうこともできないという問題があった。

特に、通常、片方向のデータ折り返し試験を行なう際に
は、該片方向に対向する側に、該片方向においてデータ
折り返し試験が行なわれていることを知らせるアラーム
インディケーション信号を送出する必要があるが、従来
の時間スイッチ回路の構成においては、この信号を発生
することができず、別にアラームインディケーション信
号を送出するための構成を設ける必要があるという問題
もあった。

本発明は上記の問題点に迄み、なされたもので、時間ス
イッチ回路において接続されたパス毎にデータ折り返し
試験を行なうこと、片方向のデータ折り返し試験を行な
うことを可能とすること、そして、該片方向のデータ折
り返し試験を行なう際には、対向する側に対してアラー
ムインディケーション信号を送出し得るデータ折り返し
試験方法、および該データ折り返し試験方法を実施する
時間スイッチ回路を提供することを目的とするものであ
る。

〔課題を解決するための手段〕

第１図は本発明の第１の形態として、片方向のデータ折
り返し試験方法の基本手順を示すものであり、また、第
２図は本発明の第２の形態として、双方向のデータ折り
返し試験方法の基本手順を示すものである。なお、本発
明のデータ折り返し試験方法は、書込みアドレスの順序
と読出しアドレスの順序とを変換することによってシリ
アルなデータのタイムスロットの入替えを行なうために
、該データを一時保持するデータメモリ１．２と、該デ
ータメモリ１，２の各アドレス毎に前記読出しの順序を
設定するアドレスコントロールメモリ６−１．６−２と
を有してなる時間スイッチ回路において実施するもので
ある。

第１図に示されるように、本発明の第１の形態による片
方向のデータ折り返し試験方法は、前記データメモリ１
，２の所定のアドレスに所定のデータ信号を書き込む第
１の段階Ｓ１と、前記アドレスコントロールメモリ６−
１．６−２の折り返し側への読出アドレスとして、該折
り返し側のアドレスを書き込み、且つ、該アドレスコン
トロールメモリ６−１．６−２の相手側への読出アドレ
スとして、前記所定のアドレスを書き込む第２の段階Ｓ
２と、 ｆｆｉ　記アドレスコントロールメモリ６−１．６２に
設定された読出アドレスによって前記データメモリ１，
２のデータを読み出す第３の段階Ｓ３とを有してなる。

また、第２図に示されるように、本発明の第２の形態に
よる双方向のデータ折り返し試験方法は、前記アドレス
コントロールメモリ６−１．６−２の折り返し側への読
出アドレスとして、該折り返し側のアドレスを書き込み
、且つ、該アドレスコントロールメモリ６−１．６−２
の相手側への読出アドレスとして、該相手側のアドレス
を書き込む第１の段階Ｓ４と、 前記アドレスコントロールメモリ６−１．６２に設定さ
れた読出アドレスによって前記データメモリ１．２のデ
ータを読み出す第２の段階Ｓ５とを有してなる。

さらに、前記本発明の第１の形態による片方向のデータ
折り返し試験方法を実施する時間スイッチ回路として、
前述のデータメモリ１．２、およびアドレスコントロー
ルメモリ６−１．６−２を有する構成において、さらに
、該データメモリ１゜２のデータ入力側にセレクタ７を
設け、該セレクタ７は、前記シリアルなデータと前記所
定のデータ信号との何れかを選択して該データメモリｌ
または２に印加するように構成する。

〔作　用〕

本発明の第１の形態における片方向のデータ折り返し試
験方法においては、第１の段階Ｓ１において、データメ
モリの所定のアドレスに、該片方向の側（折り返し側）
に対向する相手側に対して、該片方向のデータ折り返し
試験方法を実施することを知らせるための所定のデータ
信号が書き込まれる。

そして、第２の段階Ｓ２において、アドレスコントロー
ルメモリの該片方向の側（折り返し側）への読出アドレ
スとして、該片方向の側（折り返し側）自身のアドレス
を書き込み、また、該アドレスコントロールメモリの前
記対向する相手側への読出アドレスとして前記所定のア
ドレスを書き込む。

次に、第３の段階Ｓ３において、上記のようにアドレス
コントロールメモリに設定されたアドレスによってデー
タメモリの内容を読み出す。

こうして、該片方向の側（折り返し側）から入力された
データは、再び該片方向の側（折り返し側）へ折り返さ
れ、前記対向する相手側に対して該片方向のデータ折り
返し試験方法を実施することを知らせるための所定のデ
ータ信号が該相手側に対して伝送される。

こうして、片方向のデータ折り返し試験が実施できる。

また、本発明の第２の形態によるデータ折り返し試験方
法においては、第１の段階Ｓ４において、前記アドレス
コントロールメモリ６−１．６−２の折り返し側への読
出アドレスとして、該折り返し側のアドレスを書き込み
、且つ、該アドレスコントロールメモリ６−１．６−２
の相手側への読出アドレスとして、該相手側のアドレス
を書き込み、次に、第２の段階Ｓ５において、このよう
に設定された読出アドレスによって前記データメモリ１
，２のデータを読み出すので、時間スイッチ回路におい
て設定された個々のパス毎に双方向のデータ折り返し試
験を実施することが可能となる。

さらに、データメモリおよびアドレスコントロールメモ
リを有してなる、上記本発明のデータ折り返し試験方法
を実施する時間スイッチ回路において、該データメモリ
のデータ入力側にセレクタ７を設けて、前記本発明の第
１の形態による片方向のデータ折り返し試験方法におい
て対向する相手側に伝送する所定のデータ信号を、該時
間スイッチ回路への通常の入力信号の代わりに書き込む
ことができる。

〔実施例〕

第３図は、前述の本発明の第１の形態の片方向のデータ
折り返し試験方法を実施するための時間スイッチ回路の
構成を示すものである。

明らかに、第３図の構成は、前述の、第７図の構成に対
応するものであって、第７図の構成との違いは、データ
メモリ１および２のデータ入力側にセレクタ７を設けて
、本発明の第１の形態による片方向のデータ折り返し試
験方法において対向する相手側に伝送する所定のデータ
信号、すなわち、アラームインディケーション信号を、
該時間スイッチ回路への通常の入力信号の代わりにデー
タメモリの所定のアドレスに書き込むようにしている点
のみである。

上記データメモリｌまたは２に対する、上記アラームイ
ンディケーション信号の書込みの１例が第４図に示され
ている。

すなわち、第４図の例においては、該アラームインディ
ケーション信号の書込みのために、データメモリ１また
は２のアドレスｎを（前記所定のアドレスとして）使用
し、ここに、（前記所定のデータ信号として）データ″
ｌ”を書き込む。すなわち、該データメモリへの書込み
の際に、カウンタ５の出力が“ｎ”となったときにのみ
、セレクタ７を、通常の入力データではなく該アラーム
インディケーション信号の入力“１”を選択するように
切り替える。

該データメモリｌまたは２のその他のアドレスには、通
常のデータ信号が（例えば、アドレスｉには、データＤ
ｉが、そして、アドレスｊには、データＤＪが）書き込
まれる。

ここで、アドレスｊの端局とアドレスｉの端局とが対向
しているとき、アドレスｊに対応する端局と該時間スイ
ッチ回路との間の回線の障害を試験しようとするときに
は、データメモリ１または２に対する上記の設定に対応
して、第５図に示されるように、アドレスコントロール
メモリ６−１または６−２のアドレスｊに対しては自身
のアドレス“ｊ′を、そして、該アドレスｊに対向する
端局のアドレスｉには、前記アラームインディケーショ
ン信号を書込んだアドレス“ｎ”書き込む。

図示しないその他のアドレスに対しては、アドレスｉの
端局とアドレスｊの端局との間の双方向のデータ折り返
し試験とは無関係に、通常の回線接続を実現する読出ア
ドレスが書き込まれる。

こうして、第５図のように設定されたアドレスコントロ
ールメモリの出力を読み出しアドレスとして、第４図の
ように設定されたデータメモリの内容が読み出されるこ
とにより、上記アドレスｊの端局に対しては該端局自身
から出力されたデータＤ、が折り返され、該アドレスｊ
の端局に対向するアドレスｉの端局にたいしては、上記
アラームインディケーション信号“ｌ”が伝送される。

次に、第６図は、本発明の第２の形態における双方向の
データ折り返し試験の際の、アドレスコントロールメモ
リにおける読出アドレスの設定の１例を示すものである
。

第６図の例は、アドレスｉの端局とアドレスｊの端局と
が対向する場合に、これらの端局間で双方向のデータ折
り返し試験を行なうときの、読出アドレスの設定を示す
もので、アドレスコントロールメモリのアドレスｉにも
、アドレスｊにも、それぞれ自身のアドレス“ｉ”およ
び“ｊ”が設定される。

図示しないその他のアドレスに対しては、アドレスｉの
端局とアドレスｊの端局との間の双方向のデータ折り返
し試験とは無関係に、通常の回線接続を実現する読出ア
ドレスが書き込まれる。

こうして、第６図のように設定されたアドレスコントロ
ールメモリの出力によって、任意に設定された（アドレ
スｉの端局とアドレスｊの端局とからは、それぞれ試験
用のデータが、その他のアドレスの端局からは、通常の
通信データが設定された）データメモリの内容が読み出
されることにより、上記アドレスｉの端局に対しては該
端局自身から出力されたデータＤ、が、そして、上記ア
ドレスｊの端局に対しても該端局自身から出力されたデ
ータＤ、が折り返され、対向する端局同士の間のみで、
個々に、双方向のデータ折り返し試験が実施可能となる
。

なお、第３図の構成の時間スイッチ回路によれば、アド
レスコントロールメモリを、運用面（読出アドレス出力
中の面）と、予備面（次の接続切替用読出アドレス設定
用の面）との２面６−１行なう６−２設けていることに
より、一方（運用面）のアドレスコントロールメモリに
よる読出し動作中に、他方のアドレスコントロールメモ
リ　（予備面）に対して、次の（切替られるべき）読出
アドレスの設定を行ない、入力される１フレーム（また
はｌマルチフレーム）のデータの切れ目のタイミングで
、該運用面から予備面へ切り替えることができるので、
通常の回線接続の切替の際は勿論、本発明のデータ折り
返し試験用の設定への切替えの際も、他のバスにおいて
データが瞬断することはない。

〔発明の効果〕

本発明によれば、時間スイッチ回路において接続された
バス毎にデータ折り返し試験を行なうこと、および片方
向のデータ折り返し試験を行なうことができ、さらに、
該片方向のデータ折り返し試験を行なう際には、対向す
る側に対してアラームインディケーション信号を送出す
ることも可能となる。

【図面の簡単な説明】

第１図は本発明の第１の形態の基本構成図、第２図は本
発明の第２の形態の基本構成図、第３図は本発明の実施
例における時間スイッチ回路の構成図、 第４図は、本発明の片方向折り返し試験方法を実施する
際のデータメモリへのアラームインディケーション信号
データの書込みの１例を示す図、第５図は、本発明の片
方向折り返し試験方法を実施する際のアドレスコントロ
ールメモリにおける、読出アドレスの設定の１例を示す
図、第６図は、本発明の双方向折り返し試験方法を実施
する際のアドレスコントロールメモリにおける、読出ア
ドレスの設定の１例を示す図、第７図は、従来の時間ス
イッチ回路の構成を示す図、そして 第８図は、アドレスコントロールメモリにおける通常の
読出アドレスの１例を示す図である。 〔符号の説明〕 １．２・・・データメモリ、３．４．７．８・・・セレ
クタ、５・・・カウンタ、６−１．６−２・・・アドレ
スコントロールメモリ。

Claims (1)

1. 【特許請求の範囲】 １、書込みアドレスの順序と読出しアドレスの順序とを
   変換することによってシリアルなデータのタイムスロッ
   トの入替えを行なうために、該データを一時保持するデ
   ータメモリ（１、２）と、前記データメモリ（１、２）
   の各アドレス毎に前記読出しの順序を設定するアドレス
   コントロールメモリ（６−１、６−２）とを有してなる
   時間スイッチ回路において、 前記データメモリ（１、２）の所定のアドレスに所定の
   データ信号を書き込む第１の段階（Ｓ１）と、 前記アドレスコントロールメモリ（６−１、６−２）の
   折り返し側への読出アドレスとして、該折り返し側のア
   ドレスを書き込み、且つ、該アドレスコントロールメモ
   リ（６−１、６−２）の相手側への読出アドレスとして
   、前記所定のアドレスを書き込む第２の段階（Ｓ２）と
   、 前記アドレスコントロールメモリ（６−１、６−２）に
   設定された読出アドレスによって前記データメモリ（１
   、２）のデータを読み出す第３の段階（Ｓ３）とを有す
   ることを特徴とするデータ折り返し試験方法。 ２、請求項１記載のデータ折り返し試験方法を実施する
   ための前記時間スイッチ回路であって、前記データメモ
   リ（１、２）のデータ入力側にセレクタ（７）を有し、
   該セレクタ（７）は、前記シリアルなデータと前記所定
   のデータ信号との何れかを選択して該データメモリ（１
   または２）に印加することを特徴とする時間スイッチ回
   路。 ３、書込みアドレスの順序と読出しアドレスの順序とを
   変換することによってシリアルなデータのタイムスロッ
   トの入替えを行なうために、該データを一時保持するデ
   ータメモリ（１、２）と、前記データメモリ（１、２）
   の各アドレス毎に前記読出しの順序を設定するアドレス
   コントロールメモリ（６−１、６−２）とを有してなる
   時間スイッチ回路において、 前記アドレスコントロールメモリ（６−１、６−２）の
   折り返し側への読出アドレスとして、該折り返し側のア
   ドレスを書き込み、且つ、該アドレスコントロールメモ
   リ（６−１、６−２）の相手側への読出アドレスとして
   、該相手側のアドレスを書き込む第１の段階（Ｓ４）と
   、 前記アドレスコントロールメモリ（６−１、６−２）に
   設定された読出アドレスによって前記データメモリ（１
   、２）のデータを読み出す第２の段階（Ｓ５）とを有す
   ることを特徴とするデータ折り返し試験方法。