SU1578838A1 - Резервированный оконечный модуль дл цифровых автоматических систем коммутации - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель - повышение надежности коммутации путем вы влени  и отключени  неисправного блока. Поставленна  цель достигаетс  введением в основной и резервный модули 1, 2 дополнительной шины 11 управлени  и дополнительной шины 12 адреса и данных, а также блока 10 коммутации и управлени , первой и второй шин 15, 16 управлени  коммутацией, шины 17 информации, исход щей и вход щей линий 18, 19 взаимодействи . Возможны два режима функционировани  у-ва: режим нормальной работы и режим отказа. В нормальном режиме работы все блоки основного и резервного модулей 1, 2 исправны и обработка линий импульсно-кодовой модул ции 14 (ИКМ) осуществл етс  параллельно каждым из модулей. В режиме отказа микропроцессор 5 основного модул  получает сообщение о наличии отказа или из центра технической эксплуатации или по лини м ИКМ 14 от первого и второго блоков 3, 4 оконечного оборудовани  резервного модул . При получении команды о наличии неисправности микропроцессор 5 исправного модул  обеспечивает переключение линий ИКМ 14 к средствам обработки своего модул . 1 з.п. ф-лы, 5 ил.

Description

,-

Изобретение относитс  к технике св зи и может быть использовано в системах автоматической коммутации.

Цель изобретени  - повышение надежности коммутации путем вы влени  и отключени  неисправного блока.

На фиг„ 1 приведена структурна  схема резервированного оконечного модул  дл  цифровых автоматических систем коммутации; на фиг. 2 - схема блока коммутации и управлени ; на фиг. 3 - схема узла управлени ; на фиг. 4 и 5 - алгоритм работы микро- процессора при тестировании модул .

Устройство (фиг с 1) содержит основной модуль 1, резервный модуль 2, каждый из которых содержит первый и второй блоки 3 и 4 оконечного обору- довани , микропроцессор 5, блок 6 посто нной пам ти, блок 7 оперативной пам ти, шину 8 адреса и данных, шину 9 управлени , блок 10 коммутации и управлени , дополнительную шину 11 управлени , дополнительную шину 12 адреса и данных, интерфейс 13 управлени , линии 14 импульсно-кодовой модул ции (ИКМ), а также первую и вторую шины 15 и 16 управлени  коммута- цией, шину 17 информации и исход щую и вход щую линии 18 и 19 взаимодействи  о

Блок 10 коммутадай и управлени  (фиг. 2) включает с первого по вось- мой шинные формирователи 20-27, коммутатор 28, первый инвертор 29, узел 30 управлени , второй инвертор 31, первьй, второй и третий элементы ИЛИ 32-34, с первого по п тый выходы 35-39 узла 30 управлени , первьй второй и третий входы 40-42 узла 30 уп- равлени  и четвертые выводы 43 узла 30 управлени  о

25

20

30

35 40 45

JQ „

Узел 30 управлени  (фиг. 3) образует с первого по четвертый мультиплексоры 44-47, третий инвертор 48, первьй, второй и третий регистры 49- 51, четвертый и п тьй элемент ИЛИ 52 и 53, дешифратор 54 и четвертый и п тьй инверторы 55 и. 56.

Устройство работает следующим образом

Возможны два режима функционировани : режим нормальной работы и режим отказа.

В нормальном режиме работы все блоки основного и резервного модулей 1 и 2 исправны. В этом случае в первом и втором регистрах 49 и 50 узлов 30 управлени  записан О, а на третий вход 42 поступает О с соответствующих выходов резервного и основного модулей 2 и 1.

Состо ние с первого по четвертый мультиплексоров 44-47 таково, что сигналы управлени , поступающие соответственно на второй, первьй, четвертый и третий выходы 36,35,38 и 37 узла 30 управлени  перевод т первьй, второй, шестой, седьмой и восьмой шинные формирователи 20,21,25,26 и 27 в активное состо ние, а третий, четвертый и п тьй шинные формирователи 22,23 и 24 - в отключенное состо ние .

К микропроцессору 5 соответствующего модул  посредством шин 8 и 9 и дополнительных шин 11 и 12 подключаютс  интерфейс 13 управлени  и блоки 6 и 7 посто нной и оперативной пам ти

Выбор конкретного регистра осуществл етс  путем занесени  его кода в третий регистр 51 и последующей дешифрации в дешифраторе 54.

В режиме отказа микропроцессор 5 основного модул  1 получает сообщение о наличии отказа или из центра технической эксплуатации, или по лини м 14 ИКМ от первого и второго блоков 3 и 4 оконечного оборудовани  резервного модул  2 о

Вы вление неисправности осуществл етс  первыми и вторхми блоками 3 и 4 посредством передачи контрольных пакетов с заранее известными откликами и ограниченными выдержками времени о

Сообщение службы технической эксплуатации и обслуживани  формируетс оператором и передаетс  в исправный интерфейс 13 управлени  через коммутационное поле по специально выделенному временному каналу.

При Получении команды о наличии неисправности микропроцессор 5 основного модул  1 (наприаер) записывает в первый регистр 49 1, переключа  с первого по восьмой шинные формирователи 20-27 таким образом, что отключает от микропроцессора 5 дополнительные шины 11 и 12 и подключает первую и вторую шины 15 и 16, а также шину 17 информации.

Во второй регистр 50 также записываетс  сигнал |, который по исход щей линии 18 взаимодействи  поступает на управл ющие входы с первого по четвертый мультиплексоров 44-47, переключа  их таким образом, что их выходные управл ющие сигналы отключают микропроцессор 5 резервного модул  2 от блока 10 и подключают к первым и вторым шинам 15 и 16 а также к шине 17 дополнительные шины 11 и 12 резервного модул  20

Это обеспечиваетс  отключением шестого и седьмого шинных формирователей 25 и 26 и подключением третье- го четвертого, п того и восьмого шинных формирователей 22-24 и 27.

Микропроцессор 5 основного модул  1 осуществл ет тестирование блока 7 оперативной пам ти и интерфейса 13 управлени  резервного модул  2 в соответствии с алгоритмом, приведенным на фига 4 о

Если интерфейс 13 управлени  неисправен , то микропроцессор 5 записывает в первьй и второй регистры 49 и 50 О, подключа сь к исправному через дополнительные шины 11 и 12.

Если интерфейс 13 управлени  и блок 7 оперативной пам ти исправны,

/ 578838

то тестирующий микропроцессор переходит в режим оперативного управлени  основным и резервным модул ми 1 и 2. Данный режим состоит из соответствующих циклов обработки информации последовательно в основном и резервном модул х 1 и 2.

Обработка неисправности основного модул  1 в резервном модуле осуществл етс  аналогично.

V

Claims (1)

1. Резервированный оконечный модуль дл  цифровых автоматических систем коммутации, содержащий основной и резервный модули, каждый из котоо рых содержит первьй и второй блоки оконечного оборудовани , перовые выводы которых  вл ютс  первыми выводами основного и резервного модулей, микропроцессор и блок посто нной пам ти,

5 соединенные шиной управлени  и шиной адреса и данных, блок оперативной пам ти и интерфейс управлени , первые выводы которого в основном и резервном модул х соединены соответствующими лини ми импульсно-кодовой модул ции (ИКМ) с вторыми выводами соответствующих первого и второго блоков оконечного оборудовани , третьи выводы которых соединены соответствующими лини ми ИКМ с соответствующими

5 первыми выводами интерфейса управлени  смежного модул ,вторые выводы которых  вл ютс  вторыми выводами основного и резервного модулей, отличающийс  тем, что, с целью

0 повышени  надежности коммутации путем вы влени  и отключени  неисправного блока, в основной и резервный модули введены дополнительна  шина управлени  и дополнительна  шина ад5 реса и данных, подключенные к блоку оперативной пам ти и третьему выводу интерфейса управлени , а также блок коммутации и управлени , соединенный по первым, вторым, третьим f

0 четвертым и п тым выводам соответственно с введенными первой и второй шинами управлени  коммутацией, шиной информации, исход щей и вход щей лини ми взаимодействи , причем в ос5 новном и резервном модул х блок коммутации и управлени  шестыми, седьмыми, восьмыми и дев тыми выводами подключен соответственно к шине управлени , шине адреса и данных,

дополнительной шине управлени  и дополнительной шине адреса и данных.

2„ Резервированный оконечньй модуль по п„ 1, отл чающий- с   тем, что блок коммутации и управлени  содержит узел управлени , последовательно соединенные первый элемент ИЛИ, первый инвертор и ком- мут.ат ор, второй инвертор, второй и третий элементы ИЛИ, первый, второй, третий четвертый, п тый, шестой, седьмой и восьмой шинные формирователи , причем входы первого и выходы второго шинных формирователей  вл ютс  восьмыми выводами блока коммутации и управлени , первыми, вторыми и третьими выводами которого  вл ютс  первые выводы третьего, четвертого и п того шинных формирователей, первые управл ющие входы которых подключены к первому выходу узла управлени , второй выход которого соединен с управл щим входом коммутатора, вторым управл ющим вкодом четвертого шинного формировател  и входом второго инвертора выход которого соединен с вторым управл ющим входом третьего шинного формировател ,.вторые выводы которого объединены с выходами первого и входами шестого шинных формирователей и  вл ютс  шестыми выводами блока коммутаци  и управлени , седьмыми выводами которого  вл ютс  первые выводы седьмого шинного формировател , первый управл ющий вход которого объединен с управл ющим входом

0

5

0

5

шестого шинного формировател  и соединен с третьим выходом узла управлени , четвертьй выход которого подключен к управл ющим входам первого и второго шинных формирователей и первому управл ющему входу восьмого шинного формировател , второй управл ющий вход которого подключен к выходу второго элемента ИЛИ, первый и второй входы которого соединены с соответствующими входами первого и третьего элементов ИЛИ и подключены к соответствующим выходам шестого шинного формировател , соединенного также с входами второго шинного формировател  и вторым выводом четвертого шинного формирозател , а соответствующие выходы шестого шинного формировател  подключены к первому и второму входам узла управлени , третий вход и п тый выход которого  в- л ютс  соответственно п тым и четвертым выводами блока коммутации и управлени , дев тые выводы которого  вл ютс  первыми выводами восьмого шинного формировател , вторые выводы которого соединены с четвертыми выводами узла управлени  и вторыми выводами седьмого и п того шинных формирователей, вторые управл ющие входы которых подключены соответственно к выходам третьего элемента ИЛИ и коммутатора, второй вход которого подключен к выходу первого элемента ИЛИ

8

Фиг 2

(г Ожидание паке тют Ш10ВС1

На

Фаг. 4

С

}

шидание отнли iff тРИОЩнаконт-} чьный пакет J

1

ж

3

отклик  з / OBC1наконт- /рольный пакет

±

cmonTi

№т

Ла

Диагностика ОЗУ

Нет

исправно

г

W

С

)

Фиг. 5