JPS59172861A - ル−プバツク制御方式 - Google Patents
ル−プバツク制御方式Info
- Publication number
- JPS59172861A JPS59172861A JP58047501A JP4750183A JPS59172861A JP S59172861 A JPS59172861 A JP S59172861A JP 58047501 A JP58047501 A JP 58047501A JP 4750183 A JP4750183 A JP 4750183A JP S59172861 A JPS59172861 A JP S59172861A
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- JP
- Japan
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- loopback
- data
- line
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は二重ループ構成のループ形データウェイシステ
ムに用いられるループバック制御方式に関する。
ムに用いられるループバック制御方式に関する。
二重ループ構成によるループ形データウェイシステムの
一構成例を第１図に示す。第１図において、ｌ及び２１
＋ ２２ ＋・・・はそれぞれ二重ループデータウェ
イをなす回線ＬＡ、ＬＢを介してつながれたステーショ
ンであり、ここでは回線監視を行なうステーションを第
１のステーションと呼び回線監視を行なわないステーシ
ョンを第２のステーションと呼ぶ。３は上記各ステーシ
ョン１ｐ２１ｙ２２ｙ・・・に設けられた計算機又は端
末等のディバイス（ＤＩＶ）である。このような二重ル
ープ構成として、任意ステーションで折返しループを形
成する所謂ループバック機能を備えること（こより、シ
ステムの信頼性向上、更番こは拡張、変更の容易化等が
計れる。
一構成例を第１図に示す。第１図において、ｌ及び２１
＋ ２２ ＋・・・はそれぞれ二重ループデータウェ
イをなす回線ＬＡ、ＬＢを介してつながれたステーショ
ンであり、ここでは回線監視を行なうステーションを第
１のステーションと呼び回線監視を行なわないステーシ
ョンを第２のステーションと呼ぶ。３は上記各ステーシ
ョン１ｐ２１ｙ２２ｙ・・・に設けられた計算機又は端
末等のディバイス（ＤＩＶ）である。このような二重ル
ープ構成として、任意ステーションで折返しループを形
成する所謂ループバック機能を備えること（こより、シ
ステムの信頼性向上、更番こは拡張、変更の容易化等が
計れる。
この種二重ループ構成のデータウェイシステムにおいて
、第２向あるいは第３図に示すような、敷設ケーブルや
ステーション（こ障害が発生した場合、所謂ループバッ
ク機能によりデータウェイシステムが再編成され、第４
図に示す如（、障害部分を排除したシステム構成となる
。
、第２向あるいは第３図に示すような、敷設ケーブルや
ステーション（こ障害が発生した場合、所謂ループバッ
ク機能によりデータウェイシステムが再編成され、第４
図に示す如（、障害部分を排除したシステム構成となる
。
この際、従来では、第４図（こ示すようなシステムを構
成するために、第１のステーション１が第２のステーシ
ョン２ｉ、２ｊ、・・・と個別のメツセージ交換を行な
い、それぞれ別個にループバック形への切換えを行なっ
ていた。第４図においては第１のステーション１が第２
のステーション２１，２ｎに対し、それぞれ個別にルー
プバック指令を与えることにより図示するようなループ
バック形への切換えが実行される。
成するために、第１のステーション１が第２のステーシ
ョン２ｉ、２ｊ、・・・と個別のメツセージ交換を行な
い、それぞれ別個にループバック形への切換えを行なっ
ていた。第４図においては第１のステーション１が第２
のステーション２１，２ｎに対し、それぞれ個別にルー
プバック指令を与えることにより図示するようなループ
バック形への切換えが実行される。
しかしながら、このような従来のデータウェイ再編成手
段Ｉこおいては、ステーション２Ｉトスチージヨン２ｎ
ζこ対する指命の時差等Ｊこより、回線の同期断等が発
生し、再構成されるまでの時間待ちが大きく、高速の再
編成ができないという欠点を有していた。
段Ｉこおいては、ステーション２Ｉトスチージヨン２ｎ
ζこ対する指命の時差等Ｊこより、回線の同期断等が発
生し、再構成されるまでの時間待ちが大きく、高速の再
編成ができないという欠点を有していた。
本発明は上記実情に鑑みなされたもので、二重ループ構
成のループ型データウェイシステムζこおいて、障害発
生、システム拡長等に伴うデータウェイの再編成を高速
に実行することのできるようにしたループバック制御方
式を提供することを目的とする。
成のループ型データウェイシステムζこおいて、障害発
生、システム拡長等に伴うデータウェイの再編成を高速
に実行することのできるようにしたループバック制御方
式を提供することを目的とする。
本発明は二重ループ内の各ステーションに、共通アドレ
ス指定ｌこよるメツセージ受信機能をもたせて、回線監
視ステーションが共通のアドレス指定による１メツセー
ジのみでループバック制御対象となる２つのステーショ
ンを同時（こ指定し、そのループバック制御対象となる
２つのステーションが上記共通アドレス指定で受けた同
一メツセージによる共通のループバック指◆豪こ従いそ
れぞれループバック形への切換制御を実行するようにし
たもので、これにより障害発生、システム拡張ｌこ伴う
データウニ・イの再編成を効率良く高速にて実行できる
。
ス指定ｌこよるメツセージ受信機能をもたせて、回線監
視ステーションが共通のアドレス指定による１メツセー
ジのみでループバック制御対象となる２つのステーショ
ンを同時（こ指定し、そのループバック制御対象となる
２つのステーションが上記共通アドレス指定で受けた同
一メツセージによる共通のループバック指◆豪こ従いそ
れぞれループバック形への切換制御を実行するようにし
たもので、これにより障害発生、システム拡張ｌこ伴う
データウニ・イの再編成を効率良く高速にて実行できる
。
〔発明の実施例１
以下図面を参照して本発明の一実施例を説明する。第５
図はステーションの構成要素を示すブロック図である。
図はステーションの構成要素を示すブロック図である。
図中、１０は自己ステーション内における入出力（受信
、送信）制御を司どるマイクロプロセッサ、１１はこの
マイクロプロセッサ１０のプログラムメモリである。１
２は上記マイクロプロセッサ１０の制御の下に自己ステ
ーションと二重ループ構成による回線ＬＡ。
、送信）制御を司どるマイクロプロセッサ、１１はこの
マイクロプロセッサ１０のプログラムメモリである。１
２は上記マイクロプロセッサ１０の制御の下に自己ステ
ーションと二重ループ構成による回線ＬＡ。
−Ｌ Ｂとの間の入出力（受信、送信）接続状態を決定
する回線接続決定回路、１３はこの回線接続決定回路１
２からの指＋信号に従い回線ＬＡ。
する回線接続決定回路、１３はこの回線接続決定回路１
２からの指＋信号に従い回線ＬＡ。
ＬＢの接続切換えを行なう回線接続回路である。
１４は回線接続回路１３に接続された回線との間で受渡
されるデータ（メゾセージ）の入出力制御を行なう入出
力回路であり、送受されるデータのシリアル−パラレル
変換部、高速入出力（受信、送信）データバッファ等を
もっとともに、共通アドレスｌこよるデータ受信機能部
をもつもので、この入出力回路１４の構成を第６図に示
す。
されるデータ（メゾセージ）の入出力制御を行なう入出
力回路であり、送受されるデータのシリアル−パラレル
変換部、高速入出力（受信、送信）データバッファ等を
もっとともに、共通アドレスｌこよるデータ受信機能部
をもつもので、この入出力回路１４の構成を第６図に示
す。
第６図（こおいて、２１は回線接続回路１３により接続
された回１（ＬＡ、ＬＢ）と内部高速入出力バス（ＩＮ
Ｔ−ＢＵＳ）３３との間のデータ入出力制御を行なうシ
リアル−パラレル変換機能をもつ入出力バス制御回路で
ある。２２は自己ステーションアドレスが設定されるア
ドレス設定回路であり、２３はこのアドレス設定回路２
２に設定されたアドレス（自己ステーションアドレス）
と回線独白で入力されたアドレスとを比較照合するアド
レス比較回路である。２４はこのアドレス比較回路２３
からの一致信号を受けて、高速入出力バス３３上の入力
（受信）データを取込む第１の受信ゲートであり、２５
はこの第１の受信ゲート２４を経た自己ステーション宛
の入力（受信）データを貯える第１の受信データバッフ
ァである。２６は各ステーションに予め共通番こ定めら
れた特定のアドレス（以下共通アドレスと称す）を検出
する共通アドレス検出回路である。２７はこの共通アド
レス検出回路２６からのアドレス検出信号を受けて、高
速入出力バス３３上の入力（受信）データを取込む第２
の受信ゲートであり、２８はこの第２の受信ゲート２７
を経た共通アドレス指定による入力（受信）データを貯
える第２の受信データバッファである。２９は第工、第
２の受信データバッファ２．５．２８のデータ入力状態
に応じてデータ受信制御フラグを制御するフラグ制御回
路である。３０は送信すべきデータを貯える送信データ
バッファ、３１はこの送（ｉ データバツファ３０に貯
えられた送信データを高速入出力バス３３上に出力制御
するための送信ゲート、３２（ばこの送信ゲート３１を
マイクロプロセッサＩ５からの送信指令のもとに開制御
する送信指令回路である。
された回１（ＬＡ、ＬＢ）と内部高速入出力バス（ＩＮ
Ｔ−ＢＵＳ）３３との間のデータ入出力制御を行なうシ
リアル−パラレル変換機能をもつ入出力バス制御回路で
ある。２２は自己ステーションアドレスが設定されるア
ドレス設定回路であり、２３はこのアドレス設定回路２
２に設定されたアドレス（自己ステーションアドレス）
と回線独白で入力されたアドレスとを比較照合するアド
レス比較回路である。２４はこのアドレス比較回路２３
からの一致信号を受けて、高速入出力バス３３上の入力
（受信）データを取込む第１の受信ゲートであり、２５
はこの第１の受信ゲート２４を経た自己ステーション宛
の入力（受信）データを貯える第１の受信データバッフ
ァである。２６は各ステーションに予め共通番こ定めら
れた特定のアドレス（以下共通アドレスと称す）を検出
する共通アドレス検出回路である。２７はこの共通アド
レス検出回路２６からのアドレス検出信号を受けて、高
速入出力バス３３上の入力（受信）データを取込む第２
の受信ゲートであり、２８はこの第２の受信ゲート２７
を経た共通アドレス指定による入力（受信）データを貯
える第２の受信データバッファである。２９は第工、第
２の受信データバッファ２．５．２８のデータ入力状態
に応じてデータ受信制御フラグを制御するフラグ制御回
路である。３０は送信すべきデータを貯える送信データ
バッファ、３１はこの送（ｉ データバツファ３０に貯
えられた送信データを高速入出力バス３３上に出力制御
するための送信ゲート、３２（ばこの送信ゲート３１を
マイクロプロセッサＩ５からの送信指令のもとに開制御
する送信指令回路である。
第７図（ａ）はステーション間でやり取りされるデータ
のフォーマットを示したもので、図中、ＤＡは送信先ア
ドレス、ＳＡは送信元アドレス、ＣＭＤは回線制御コマ
ンド、Ｐ、及びＰ２は第１゜第２のパラメータである。
のフォーマットを示したもので、図中、ＤＡは送信先ア
ドレス、ＳＡは送信元アドレス、ＣＭＤは回線制御コマ
ンド、Ｐ、及びＰ２は第１゜第２のパラメータである。
第７図（ｂ）は回線監視を行なう第１のステーションよ
り送信される、共通アドレス指定によるループバック指
令時のデータフォーマットを示したもので、この際は送
信先アドレスＤＡが共通アドレス（ＤＡ＝ＣＡ）を示し
、回線制御コマンドＣＭＤがループバック指令（ＣＭＤ
＝ＬＰＢ）を示し、第１のパラメータＰ１が回線ＬＡか
ら回線ＬＢへのループバック（第４図に示すステーショ
ン石のループバック形に相当）となるステーションのア
ドレス（Ｐ＋＝ＳＴＮｉ）を示し、第２のパラメータＰ
、が回線ＬＢから回線ＬＡへ、のループバック形（第４
図に示すステーション２ｎのループバック形番こ相当）
となるステーションのアドレス（Ｐ、＝ＳＴＮｊ）を示
す。
り送信される、共通アドレス指定によるループバック指
令時のデータフォーマットを示したもので、この際は送
信先アドレスＤＡが共通アドレス（ＤＡ＝ＣＡ）を示し
、回線制御コマンドＣＭＤがループバック指令（ＣＭＤ
＝ＬＰＢ）を示し、第１のパラメータＰ１が回線ＬＡか
ら回線ＬＢへのループバック（第４図に示すステーショ
ン石のループバック形に相当）となるステーションのア
ドレス（Ｐ＋＝ＳＴＮｉ）を示し、第２のパラメータＰ
、が回線ＬＢから回線ＬＡへ、のループバック形（第４
図に示すステーション２ｎのループバック形番こ相当）
となるステーションのアドレス（Ｐ、＝ＳＴＮｊ）を示
す。
第８因は一実施例におけるループバック指令の処理動作
を示すフローチャートである。
を示すフローチャートである。
ここで第５図乃至第８図を参照しなから一実施例の動作
を説明する。ループバック機能によるデータウェイの再
編成を行なう際、回線監視を行なう第１のステーション
は、第７図（ｂ）に示すような共通アドレス指定による
ループバック指命データを送信データバッファ３０４こ
セットする。この送信データバッファ３０４こセットさ
れたデータは、マイクロプロセッサ１０からの送信指令
に従う送信指令回路３ノのデータ送出制御の下に、送信
ゲート３２を介して高速入出力バス３３上に出力され、
更に入出力バス制御回路２Ｚによりバラレール−シリア
ル変換された後、回線接続回路１２を経て回線（ＬＡ、
ＬＢ’）上に送出され、回線経由でループ内の回線監視
を行なわない第２の各ステーションに送信される。この
際、第１のステーションからの上記共通アドレス指定に
よるループバック指令データを受けた第２の各ステーシ
ョンは、第８図に示すような処理を実行する。即ち、第
７図（ｂ）（こ示すフォーマットのデータ受信時におい
ては、送信アドレスＤＡが共通アドレス（ＤＡ＝ＣＡ
）を示していることから、共通アドレス検出回路２６か
らは共通アドレス検出信号が出力され、この検出信号に
より第２の受信ゲート２７が開いて、共通アドレス指定
による入力（受信）データが第２の受信データバッファ
２８に貯えられる。この第２の受信データバッファ２８
に貯えられた入力データはマイクロプロセッサ１０に読
込まれ、その内容判別が行なわれる。先ず回線制御コマ
ンドＣＭＤがループバック指令（ＣＭＤ＝ＬＰＢ）であ
るか否かが判断され、ループバック指令であると、呆１
のパラメータＰ１が自己ステーションアドレスを示して
いるか否かが判断される。ここで第１のパラメータＰＩ
が自己ステーションアドレスを示していれば、回線ＬＡ
から回線ＬＢへのループバック形（第４図に示すステー
ション２１のループバック形に相当）となるループ切換
接続が行なわれる。
を説明する。ループバック機能によるデータウェイの再
編成を行なう際、回線監視を行なう第１のステーション
は、第７図（ｂ）に示すような共通アドレス指定による
ループバック指命データを送信データバッファ３０４こ
セットする。この送信データバッファ３０４こセットさ
れたデータは、マイクロプロセッサ１０からの送信指令
に従う送信指令回路３ノのデータ送出制御の下に、送信
ゲート３２を介して高速入出力バス３３上に出力され、
更に入出力バス制御回路２Ｚによりバラレール−シリア
ル変換された後、回線接続回路１２を経て回線（ＬＡ、
ＬＢ’）上に送出され、回線経由でループ内の回線監視
を行なわない第２の各ステーションに送信される。この
際、第１のステーションからの上記共通アドレス指定に
よるループバック指令データを受けた第２の各ステーシ
ョンは、第８図に示すような処理を実行する。即ち、第
７図（ｂ）（こ示すフォーマットのデータ受信時におい
ては、送信アドレスＤＡが共通アドレス（ＤＡ＝ＣＡ
）を示していることから、共通アドレス検出回路２６か
らは共通アドレス検出信号が出力され、この検出信号に
より第２の受信ゲート２７が開いて、共通アドレス指定
による入力（受信）データが第２の受信データバッファ
２８に貯えられる。この第２の受信データバッファ２８
に貯えられた入力データはマイクロプロセッサ１０に読
込まれ、その内容判別が行なわれる。先ず回線制御コマ
ンドＣＭＤがループバック指令（ＣＭＤ＝ＬＰＢ）であ
るか否かが判断され、ループバック指令であると、呆１
のパラメータＰ１が自己ステーションアドレスを示して
いるか否かが判断される。ここで第１のパラメータＰＩ
が自己ステーションアドレスを示していれば、回線ＬＡ
から回線ＬＢへのループバック形（第４図に示すステー
ション２１のループバック形に相当）となるループ切換
接続が行なわれる。
又、上記パラメータＰ、が自己ステーションアドレスを
示していなければ、次に第２のパラメータＰ２が自己ス
テーションアドレスを示しているか否かが判断される。
示していなければ、次に第２のパラメータＰ２が自己ス
テーションアドレスを示しているか否かが判断される。
ここで第２のパラメータＰ。
が自己ステーションアドレスを示していれば、回１ｉｉ
ｌｌｉｌＬＢから回線ＬＡへのループバック形（第４図
に示すステーション２ｎのループバック形に相当）とな
るループ切換接続が行なわれる。
ｌｌｉｌＬＢから回線ＬＡへのループバック形（第４図
に示すステーション２ｎのループバック形に相当）とな
るループ切換接続が行なわれる。
父、上記パラメータＰ、が自己ステーションアドレスを
示していなければ回線ＬＡの入出力、回線ＬＢのバイパ
スとなる通常のループ接続状態を保つ。
示していなければ回線ＬＡの入出力、回線ＬＢのバイパ
スとなる通常のループ接続状態を保つ。
このようにして、回線監視を行なう第１のステーション
から送出された共通アドレス指定（こよるループバック
指命データにより、ループバック形への切換接続対象と
なる２つの第２のステーションが同一のループバック指
令データで指定され、同時にループバック形へ切換るこ
とから、任意ステーションでのループバック切換接続が
高速に行なわれる。従って各ステーションに設けられた
計算機〜計算機、計算機〜端末間での適当なプロトコル
のもとに、リアルタイムで回線再編成が可能となる。す
なわち、回線再編成が実行されてもデータウェイシステ
ムの動作に支障はな（、動作が継続できる。
から送出された共通アドレス指定（こよるループバック
指命データにより、ループバック形への切換接続対象と
なる２つの第２のステーションが同一のループバック指
令データで指定され、同時にループバック形へ切換るこ
とから、任意ステーションでのループバック切換接続が
高速に行なわれる。従って各ステーションに設けられた
計算機〜計算機、計算機〜端末間での適当なプロトコル
のもとに、リアルタイムで回線再編成が可能となる。す
なわち、回線再編成が実行されてもデータウェイシステ
ムの動作に支障はな（、動作が継続できる。
〔発明の効果〕
以上詳記したように本発明によれば、二重ループ構成の
ループ型データウェイシステムにおいて、障害発生、シ
ステム拡張等に伴うデータウェイの再編成を高速ｌこ実
行することのできるループバック制御方式が提供できる
。
ループ型データウェイシステムにおいて、障害発生、シ
ステム拡張等に伴うデータウェイの再編成を高速ｌこ実
行することのできるループバック制御方式が提供できる
。
第１図は二重ループ構成のデータウェイシステムを示す
ブロック図、第２図及び第３図はそれぞれ上記第１図の
構成において障害が発生した側番示すブロック図、第４
図は上記第２図、又は第３図の障害発生に伴ってループ
バック機能によるデータウェイ再編成を行なった際のシ
ステム構成を示すブロック図、第５図は本発明の一実施
例によるステーションの構成を示すブロック図、第６図
は上記実施例における要部の構成を示すブロック図、第
７図（ａ）はステーションの間でやり取りされるデータ
のフォーマットを示す図、同図（ｂ）は上記実施例によ
るデータフォーマットを示す図、第８図は上記実施例に
おけるループバック指令の処理動作を示すフローチャー
トである。 １０・・・マイクロプロセッサ、１１・・・プログラム
メモリ、１２・・・回線接続決定回路、Ｉ３・・・回線
接続回路、１４・・・入出力回路、２１・・・入出カフ
ＮＪス制御回路、２２・・・アドレス設定回路、２３・
・・アドレス比較回路、２４．２７・・・受信ゲート、
２５．２８・・・受信データバッファ、２６・・・共通
アドレス検出回路、２９・・・フラグ制御回路、３０・
・・送信データバッファ、３１・・・送信ゲ゛−ト、３
２・・・送信指令回路、３３・・・高速入出カッくス、
ＬＡ、ＬＢ・・・回線。
ブロック図、第２図及び第３図はそれぞれ上記第１図の
構成において障害が発生した側番示すブロック図、第４
図は上記第２図、又は第３図の障害発生に伴ってループ
バック機能によるデータウェイ再編成を行なった際のシ
ステム構成を示すブロック図、第５図は本発明の一実施
例によるステーションの構成を示すブロック図、第６図
は上記実施例における要部の構成を示すブロック図、第
７図（ａ）はステーションの間でやり取りされるデータ
のフォーマットを示す図、同図（ｂ）は上記実施例によ
るデータフォーマットを示す図、第８図は上記実施例に
おけるループバック指令の処理動作を示すフローチャー
トである。 １０・・・マイクロプロセッサ、１１・・・プログラム
メモリ、１２・・・回線接続決定回路、Ｉ３・・・回線
接続回路、１４・・・入出力回路、２１・・・入出カフ
ＮＪス制御回路、２２・・・アドレス設定回路、２３・
・・アドレス比較回路、２４．２７・・・受信ゲート、
２５．２８・・・受信データバッファ、２６・・・共通
アドレス検出回路、２９・・・フラグ制御回路、３０・
・・送信データバッファ、３１・・・送信ゲ゛−ト、３
２・・・送信指令回路、３３・・・高速入出カッくス、
ＬＡ、ＬＢ・・・回線。
Claims (1)
- 二重ループ構成のデータウェイシステムにおいて、各ス
テーションに共通のアドレスが送信先ステーションアド
レスとして設定され、ループバック対象となる２つのス
テーションそれぞれのアドレスが第１．第２のパラメー
タとして設定されるループバック指命データを選択的に
送信する第１のステーションと、この第１のステーショ
ンからの共通アドレス指定によるデータを貯える専用の
受信データバッファを持ち、この受信データバッファに
貯えられたループバック指令データの第１のパラメータ
が自己ステーションアドレスを示している際に前記二重
ループの一方回線から他方回線へのループバック形を構
成し、第２のパラメータが自己ステージヨシアドレスを
示している際に前記二重ループの他方回線から一方回線
へのループバック形を構成する手段を有してなる複数の
第２のステーションとを具備し、前記第１のステーショ
ンから送信された１ループバツク指令データを前記第２
の各ステーションが共通に受け、そのデータで指定され
るループバック対象となる２つのステーションが同一の
ループバック指命によりそれぞれ対をなすループバック
形を構成することを特徴とするループバック開側１方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047501A JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
| US06/591,326 US4584677A (en) | 1983-03-22 | 1984-03-19 | Loop back control system in loop data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047501A JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172861A true JPS59172861A (ja) | 1984-09-29 |
| JPH0151222B2 JPH0151222B2 (ja) | 1989-11-02 |
Family
ID=12776854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047501A Granted JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4584677A (ja) |
| JP (1) | JPS59172861A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215950A (ja) * | 1985-07-15 | 1987-01-24 | Canon Inc | デ−タ伝送制御方式 |
| DE3638147A1 (de) * | 1986-11-08 | 1988-05-11 | Standard Elektrik Lorenz Ag | Digitales nachrichtenuebertragungssystem mit adressen aufweisenden zwischenregeneratoren und einrichtung zur fehlerortung |
| DE3684155D1 (de) * | 1986-12-16 | 1992-04-09 | Ibm | Umgehungsmechanismus fuer in "daisy-chain" geschalteten einheiten. |
| ZA883232B (en) * | 1987-05-06 | 1989-07-26 | Dowd Research Pty Ltd O | Packet switches,switching methods,protocols and networks |
| US5199025A (en) * | 1990-04-20 | 1993-03-30 | Matsushita Electric Industrial Co., Ltd. | Loop back method for loop type lan transmission line |
| US5060226A (en) * | 1990-07-05 | 1991-10-22 | Phoenix Microsystems, Inc. | Telecommunications network test system |
| JP3051533B2 (ja) * | 1991-12-26 | 2000-06-12 | マツダ株式会社 | 多重伝送方法及び多重伝送装置 |
| US7304956B2 (en) * | 2002-04-08 | 2007-12-04 | International Business Machines Corporation | Extended wrap mode with source/destination wrap |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3519750A (en) * | 1967-08-15 | 1970-07-07 | Ultronic Systems Corp | Synchronous digital multiplex communication system including switchover |
| US3569632A (en) * | 1967-08-15 | 1971-03-09 | Ultronic Systems Corp | Synchronous digital multiplex communication system including switchover |
| JPS5947906B2 (ja) * | 1980-07-11 | 1984-11-22 | 株式会社日立製作所 | ル−プ伝送システム |
| JPS5943862B2 (ja) * | 1980-09-12 | 1984-10-25 | 株式会社日立製作所 | ル−プ伝送システムの情報伝送方法 |
-
1983
- 1983-03-22 JP JP58047501A patent/JPS59172861A/ja active Granted
-
1984
- 1984-03-19 US US06/591,326 patent/US4584677A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4584677A (en) | 1986-04-22 |
| JPH0151222B2 (ja) | 1989-11-02 |
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