JPH0151222B2 - - Google Patents
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- JPH0151222B2 JPH0151222B2 JP58047501A JP4750183A JPH0151222B2 JP H0151222 B2 JPH0151222 B2 JP H0151222B2 JP 58047501 A JP58047501 A JP 58047501A JP 4750183 A JP4750183 A JP 4750183A JP H0151222 B2 JPH0151222 B2 JP H0151222B2
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- JP
- Japan
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- 239000000872 buffer Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 19
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000008521 reorganization Effects 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は二重ループ構成のループ形データウエ
イシステムに用いられるループバツク制御方式に
関する。
イシステムに用いられるループバツク制御方式に
関する。
二重ループ構成によるデータウエイシステムの
一構成例を第１図に示す。第１図において、１及
び２1，２2，……はそれぞれ二重ループデータウ
エイをなす回線LA，LBを介してつながれたステ
ーシヨンであり、ここでは回線監視を行なうステ
ーシヨンを第１のステーシヨンと呼び回線監視を
行なわないステーシヨンを第２のステーシヨンと
呼ぶ。３は上記各ステーシヨン１，２1，２2，…
…に設けられた計算機又は端末等のデイバイス
（DIV）である。このような二重ループ構成とし
て、任意ステーシヨンで折返しループを形成する
所謂ループバツク機能を備えることにより、シス
テムの信頼性向上、更には拡張、変更の容易化が
計れる。
一構成例を第１図に示す。第１図において、１及
び２1，２2，……はそれぞれ二重ループデータウ
エイをなす回線LA，LBを介してつながれたステ
ーシヨンであり、ここでは回線監視を行なうステ
ーシヨンを第１のステーシヨンと呼び回線監視を
行なわないステーシヨンを第２のステーシヨンと
呼ぶ。３は上記各ステーシヨン１，２1，２2，…
…に設けられた計算機又は端末等のデイバイス
（DIV）である。このような二重ループ構成とし
て、任意ステーシヨンで折返しループを形成する
所謂ループバツク機能を備えることにより、シス
テムの信頼性向上、更には拡張、変更の容易化が
計れる。
この種二重ループ構成のデータウエイシステム
において、第２図あるいは第３図に示すような、
敷設ケーブルやステーシヨンに障害が発生した場
合、所謂ループバツク機能によりデータウエイシ
ステムが再編成され、第４図に示す如く障害部分
を排除したシステム構成となる。この際、従来で
は、第４図に示すようなシステムを構成するため
に、第１のステーシヨン１が第２のステーシヨン
２ｉ，２ｊ，……と個別のメツセージ交換を行な
い、それぞれ別個にループバツク形への切換えを
行なつていた。第４図においては第１のステーシ
ヨン１が第２のステーシヨン２1，２oに対し、そ
れぞれ個別にループバツク指令を与えることによ
り図示するようなループバツク形への切換えが実
行される。
において、第２図あるいは第３図に示すような、
敷設ケーブルやステーシヨンに障害が発生した場
合、所謂ループバツク機能によりデータウエイシ
ステムが再編成され、第４図に示す如く障害部分
を排除したシステム構成となる。この際、従来で
は、第４図に示すようなシステムを構成するため
に、第１のステーシヨン１が第２のステーシヨン
２ｉ，２ｊ，……と個別のメツセージ交換を行な
い、それぞれ別個にループバツク形への切換えを
行なつていた。第４図においては第１のステーシ
ヨン１が第２のステーシヨン２1，２oに対し、そ
れぞれ個別にループバツク指令を与えることによ
り図示するようなループバツク形への切換えが実
行される。
しかしながら、このような従来のデータウエイ
再編成手段においては、ステーシヨン２1とステ
ーシヨン２oに対する指令の時差等により、回線
の同期断等が発生し、再編成されるまでの時間待
ちが大きく、高速の再編成ができないという欠点
を有していた。
再編成手段においては、ステーシヨン２1とステ
ーシヨン２oに対する指令の時差等により、回線
の同期断等が発生し、再編成されるまでの時間待
ちが大きく、高速の再編成ができないという欠点
を有していた。
本発明は上記事情に鑑みなされたもので、二重
ループ構成のループ型データウエイシステムにお
いて、障害発生、システム拡長等に伴うデータウ
エイの再編成を高速に実行することのできるよう
にしたループバツク制御方式を提供することを目
的とする。
ループ構成のループ型データウエイシステムにお
いて、障害発生、システム拡長等に伴うデータウ
エイの再編成を高速に実行することのできるよう
にしたループバツク制御方式を提供することを目
的とする。
本発明は二重ループ内の各ステーシヨンに、共
通アドレス指定によるメツセージ受信機能をもた
せて、回線監視ステーシヨンが共通のアドレス指
定による１メツセージのみでループバツク制御対
象となる２つのステーシヨンを同時に指定し、そ
のループバツク制御対象となる２つのステーシヨ
ンが上記共通アドレス指定で受けた同一メツセー
ジによる共通のループバツク指令に従いそれぞれ
ループバツク形への切換制御を実行するようにし
たもので、これにより障害発生、システム拡張に
伴うデータウエイの再編成を効率良く高速にて実
行できる。
通アドレス指定によるメツセージ受信機能をもた
せて、回線監視ステーシヨンが共通のアドレス指
定による１メツセージのみでループバツク制御対
象となる２つのステーシヨンを同時に指定し、そ
のループバツク制御対象となる２つのステーシヨ
ンが上記共通アドレス指定で受けた同一メツセー
ジによる共通のループバツク指令に従いそれぞれ
ループバツク形への切換制御を実行するようにし
たもので、これにより障害発生、システム拡張に
伴うデータウエイの再編成を効率良く高速にて実
行できる。
以下図面を参照して本発明の一実施例を説明す
る。第５図はステーシヨンの構成要素を示すブロ
ツク図である。図中、１０は自己ステーシヨン内
における入出力（受信、送信）制御を司どるマイ
クロプロセツサ、１１はこのマイクロプロセツサ
１０のプログラムメモリである。１２は上記マイ
クロプロセツサ１０の制御の下に自己ステーシヨ
ンと二重ループ構成による回線LA，LBとの間の
入出力（受信、送信）接続状態を決定する回路接
続決定回路、１３はこの回路接続決定回路１２か
らの指令信号に従い回線LA，LBの接続切換えを
行なう回線接続回路である。１４は回線接続回路
１３に接続された回線との間で受渡されるデータ
（メツセージ）の入出力制御を行なう入出力回路
であり、送受されるデータのシリアル−パラレル
変換部、高速入出力（受信、送信）データバツフ
ア等をもつとともに、共通アドレスによるデータ
受信機能部をもつもので、この入出力回路１４の
構成を第６図に示す。
る。第５図はステーシヨンの構成要素を示すブロ
ツク図である。図中、１０は自己ステーシヨン内
における入出力（受信、送信）制御を司どるマイ
クロプロセツサ、１１はこのマイクロプロセツサ
１０のプログラムメモリである。１２は上記マイ
クロプロセツサ１０の制御の下に自己ステーシヨ
ンと二重ループ構成による回線LA，LBとの間の
入出力（受信、送信）接続状態を決定する回路接
続決定回路、１３はこの回路接続決定回路１２か
らの指令信号に従い回線LA，LBの接続切換えを
行なう回線接続回路である。１４は回線接続回路
１３に接続された回線との間で受渡されるデータ
（メツセージ）の入出力制御を行なう入出力回路
であり、送受されるデータのシリアル−パラレル
変換部、高速入出力（受信、送信）データバツフ
ア等をもつとともに、共通アドレスによるデータ
受信機能部をもつもので、この入出力回路１４の
構成を第６図に示す。
第６図において、２１は回線接続回路１３によ
り接続された回線LA，LBと内部高速入出力バス
（INT−BUS）３３との間のデータ入出力制御を
行なうシリアル−パラレル変換機能をもつ入出力
バス制御回路である。２２は自己ステーシヨンア
ドレスが設定されるアドレス設定回路であり、２
３はこのアドレス設定回路２２に設定されたアド
レス（自己ステーシヨンアドレス）と回線経由で
入力されたアドレスとを比較照合するアドレス比
較回路である。２４はこのアドレス比較回路２３
からの一致信号を受けて、高速入出力バス３３上
の入力（受信）データを取込む第１の受信ゲート
であり、２５はこの第１の受信ゲート２４を経た
自己ステーシヨン宛の入力（受信）データを貯え
る第１の受信データバツフアである。２６は各ス
テーシヨンに予め共通に定められた特定のアドレ
ス（以下共通アドレスと称す）を検出する共通ア
ドレス検出回路である。２７はこの共通アドレス
検出回路２６からのアドレス検出信号を受けて、
高速入出力バス３３上の入力（受信）データを取
込む第２の受信ゲートであり、２８はこの第２の
受信ゲート２７を経た共通アドレス指定による入
力（受信）データを貯える第２の受信データバツ
フアである。２９は第１、第２の受信データバツ
フア２８のデータ入力状態に応じてデータ受信制
御フラグを制御するフラグ制御回路である。３０
は送信すべきデータを貯える送信データバツフ
ア、３１はこの送信データバツフア３０に貯えら
れた送信データを高速入出力バス３３上に出力制
御するための送信ゲート、３２はこの送信ゲート
をマイクロプロセツサ１５からの送信指令のもと
に開制御する送信指令回路である。
り接続された回線LA，LBと内部高速入出力バス
（INT−BUS）３３との間のデータ入出力制御を
行なうシリアル−パラレル変換機能をもつ入出力
バス制御回路である。２２は自己ステーシヨンア
ドレスが設定されるアドレス設定回路であり、２
３はこのアドレス設定回路２２に設定されたアド
レス（自己ステーシヨンアドレス）と回線経由で
入力されたアドレスとを比較照合するアドレス比
較回路である。２４はこのアドレス比較回路２３
からの一致信号を受けて、高速入出力バス３３上
の入力（受信）データを取込む第１の受信ゲート
であり、２５はこの第１の受信ゲート２４を経た
自己ステーシヨン宛の入力（受信）データを貯え
る第１の受信データバツフアである。２６は各ス
テーシヨンに予め共通に定められた特定のアドレ
ス（以下共通アドレスと称す）を検出する共通ア
ドレス検出回路である。２７はこの共通アドレス
検出回路２６からのアドレス検出信号を受けて、
高速入出力バス３３上の入力（受信）データを取
込む第２の受信ゲートであり、２８はこの第２の
受信ゲート２７を経た共通アドレス指定による入
力（受信）データを貯える第２の受信データバツ
フアである。２９は第１、第２の受信データバツ
フア２８のデータ入力状態に応じてデータ受信制
御フラグを制御するフラグ制御回路である。３０
は送信すべきデータを貯える送信データバツフ
ア、３１はこの送信データバツフア３０に貯えら
れた送信データを高速入出力バス３３上に出力制
御するための送信ゲート、３２はこの送信ゲート
をマイクロプロセツサ１５からの送信指令のもと
に開制御する送信指令回路である。
第７図ａはステーシヨン間でやり取りされるデ
ータのフオーマツトを示したもので、図中、DA
は送信先アドレス、SAは送信元アドレス、CMD
は回線制御コマンド、P1及びP2は第１、第２の
パラメータである。第７図ｂは回線監視を行なう
第１のステーシヨンより送信される、共通アドレ
ス指定によるループバツク指令時のデータフオー
マツトを示したもので、この際は送信先アドレス
DAが共通アドレス（DA＝CA）を示し、回線制
御コマンドCMDがループバツク指令（CMD＝
LPB）を示し、第１のパラメータP1が回線LAか
ら回線LBへのループバツク（第４図に示すステ
ーシヨン２1のループバツク形に相当）となるス
テーシヨンのアドレス（P1＝STNi）を示し、第
２のパラメータP2が回線LBから回線LAへのルー
プバツク形（第４図に示すステーシヨン２ｎのル
ープバツク形に相当）となるステーシヨンのアド
レス（P2＝STNj）を示す。
ータのフオーマツトを示したもので、図中、DA
は送信先アドレス、SAは送信元アドレス、CMD
は回線制御コマンド、P1及びP2は第１、第２の
パラメータである。第７図ｂは回線監視を行なう
第１のステーシヨンより送信される、共通アドレ
ス指定によるループバツク指令時のデータフオー
マツトを示したもので、この際は送信先アドレス
DAが共通アドレス（DA＝CA）を示し、回線制
御コマンドCMDがループバツク指令（CMD＝
LPB）を示し、第１のパラメータP1が回線LAか
ら回線LBへのループバツク（第４図に示すステ
ーシヨン２1のループバツク形に相当）となるス
テーシヨンのアドレス（P1＝STNi）を示し、第
２のパラメータP2が回線LBから回線LAへのルー
プバツク形（第４図に示すステーシヨン２ｎのル
ープバツク形に相当）となるステーシヨンのアド
レス（P2＝STNj）を示す。
第８図は一実施例におけるループバツク指令の
処理動作を示すフローチヤートである。
処理動作を示すフローチヤートである。
ここで第５図乃至第８図を参照しながら一実施
例の動作を説明する。ループバツク機能によるデ
ータウエイの再編成を行なう際、回線監視を行な
う第１のステーシヨンは、第７図ｂに示すような
共通アドレス指定によるループバツク指令データ
を送信データバツフア３０にセツトする。この送
信データバツフア３０にセツトされたデータは、
マイクロプロセツサ１０からの送信指令に従う送
信指令回路３１のデータ送出制御の下に、送信ゲ
ート３２を介して高速入出力バス３３上に出力さ
れ、更に入出力バス制御回路２１によりパラレー
ル−シリアル変換された後、回路接続回路１２を
経て回線LA，LB上に送出され、回線経由でルー
プ内の回線監視を行なわない第２の各ステーシヨ
ンに送信される。この際、第１のステーシヨンか
らの上記共通アドレス指定によるループバツク指
令データを受けた第２の各ステーシヨンは、第８
図に示すような処理を実行する。即ち、第７図ｂ
に示すフオーマツトのデータ受信時においては、
送信アドレスDAが共通アドレス（DA＝CA）を
示していることから、共通アドレス検出回路２６
からは共通アドレス検出信号が出力され、この検
出信号により第２の受信ゲート２７が開いて、共
通アドレス指定による入力（受信）データが第２
の受信データバツフア２８に貯えられる。この第
２の受信データバツフア２８に貯えられた入力デ
ータはマイクロプロセツサ１０に読込まれ、その
内容判別が行なわれる。先ず回線制御コマンド
CMDがループバツク指令（CMD＝LPB）である
か否かが判断され、ループバツク指令であると、
第１のパラメータP1が自己ステーシヨンアドレ
スを示しているか否かが判断される。ここで第１
のパラメータP1が自己ステーシヨンアドレスを
示していれば、回線LAから回線LBへのループバ
ツク形（第４図に示すステーシヨン２1のループ
バツク形に相当）となるループ切換接続が行なわ
れる。又、上記パラメータP1が自己ステーシヨ
ンアドレスを示していなければ、次に第２のパラ
メータP2が自己ステーシヨンアドレスを示して
いるか否かが判断される。ここで第２のパラメー
タP2が自己ステーシヨンアドレスを示していれ
ば、回線LBから回線LAへのループバツク形（第
４図に示すステーシヨン２ｎのループバツク形に
相当）となるループ切換接続が行なわれる。又、
上記パラメータP2が自己ステーシヨンアドレス
を示していなければ回線LAの入出力、回線LBの
バイパスとなる通常のループ接続状態を保つ。
例の動作を説明する。ループバツク機能によるデ
ータウエイの再編成を行なう際、回線監視を行な
う第１のステーシヨンは、第７図ｂに示すような
共通アドレス指定によるループバツク指令データ
を送信データバツフア３０にセツトする。この送
信データバツフア３０にセツトされたデータは、
マイクロプロセツサ１０からの送信指令に従う送
信指令回路３１のデータ送出制御の下に、送信ゲ
ート３２を介して高速入出力バス３３上に出力さ
れ、更に入出力バス制御回路２１によりパラレー
ル−シリアル変換された後、回路接続回路１２を
経て回線LA，LB上に送出され、回線経由でルー
プ内の回線監視を行なわない第２の各ステーシヨ
ンに送信される。この際、第１のステーシヨンか
らの上記共通アドレス指定によるループバツク指
令データを受けた第２の各ステーシヨンは、第８
図に示すような処理を実行する。即ち、第７図ｂ
に示すフオーマツトのデータ受信時においては、
送信アドレスDAが共通アドレス（DA＝CA）を
示していることから、共通アドレス検出回路２６
からは共通アドレス検出信号が出力され、この検
出信号により第２の受信ゲート２７が開いて、共
通アドレス指定による入力（受信）データが第２
の受信データバツフア２８に貯えられる。この第
２の受信データバツフア２８に貯えられた入力デ
ータはマイクロプロセツサ１０に読込まれ、その
内容判別が行なわれる。先ず回線制御コマンド
CMDがループバツク指令（CMD＝LPB）である
か否かが判断され、ループバツク指令であると、
第１のパラメータP1が自己ステーシヨンアドレ
スを示しているか否かが判断される。ここで第１
のパラメータP1が自己ステーシヨンアドレスを
示していれば、回線LAから回線LBへのループバ
ツク形（第４図に示すステーシヨン２1のループ
バツク形に相当）となるループ切換接続が行なわ
れる。又、上記パラメータP1が自己ステーシヨ
ンアドレスを示していなければ、次に第２のパラ
メータP2が自己ステーシヨンアドレスを示して
いるか否かが判断される。ここで第２のパラメー
タP2が自己ステーシヨンアドレスを示していれ
ば、回線LBから回線LAへのループバツク形（第
４図に示すステーシヨン２ｎのループバツク形に
相当）となるループ切換接続が行なわれる。又、
上記パラメータP2が自己ステーシヨンアドレス
を示していなければ回線LAの入出力、回線LBの
バイパスとなる通常のループ接続状態を保つ。
このようにして、回線監視を行なう第１のステ
ーシヨンから送出された共通アドレス指定による
ループバツク指令データにより、ループバツク形
への切換接続対象となる２つの第２のステーシヨ
ンが同一のループバツク指令データで指定され、
同時にループバツク形へ切換ることから、任意の
ステーシヨンでのループバツク切換接続が高速に
行なわれる。従つて各ステーシヨンに設けられた
計算機〜計算機、計算機〜端末間での適当なプロ
トコルのもとに、リアルタイムで回線再編成が可
能となる。すなわち、回線再編成が実行されても
データウエイシステムの動作に支障はなく、動作
が継続できる。
ーシヨンから送出された共通アドレス指定による
ループバツク指令データにより、ループバツク形
への切換接続対象となる２つの第２のステーシヨ
ンが同一のループバツク指令データで指定され、
同時にループバツク形へ切換ることから、任意の
ステーシヨンでのループバツク切換接続が高速に
行なわれる。従つて各ステーシヨンに設けられた
計算機〜計算機、計算機〜端末間での適当なプロ
トコルのもとに、リアルタイムで回線再編成が可
能となる。すなわち、回線再編成が実行されても
データウエイシステムの動作に支障はなく、動作
が継続できる。
以上詳述したように本発明によれば、二重ルー
プ構成のループ型データウエイシステムにおい
て、障害発生、システム拡張等に伴うデータウエ
イの再編成を高速に実行することのできるループ
バツク制御方式が提供できる。
プ構成のループ型データウエイシステムにおい
て、障害発生、システム拡張等に伴うデータウエ
イの再編成を高速に実行することのできるループ
バツク制御方式が提供できる。
第１図は二重ループ構成のデータウエイシステ
ムを示すブロツク図、第２図及び第３図はそれぞ
れ上記第１図の構成において障害が発生した例を
示すブロツク図、第４図は上記第２図、又は第３
図の障害発生に伴つてループバツク機能によるデ
ータウエイ再編成を行なつた際のシステム構成を
示すブロツク図、第５図は本発明の一実施例によ
るステーシヨンの構成を示すブロツク図、第６図
は上記実施例における要部の構成を示すブロツク
図、第７図ａはステーシヨンの間でやり取りされ
るデータのフオーマツトを示す図、同図ｂは上記
実施例によるデータフオーマツトを示す図、第８
図は上記実施例におけるループバツク指令の処理
動作を示すフローチヤートである。 １０……マイクロプロセツサ、１１……プログ
ラムメモリ、１２……回路接続決定回路、１３…
…回線接続回路、１４……入出力回路、２１……
入出力バス制御回路、２２……アドレス設定回
路、２３……アドレス比較回路、２４，２７……
受信ゲート、２５，２８……受信データバツフ
ア、２６……共通アドレス検出回路、２９……フ
ラグ制御回路、３０……送信データバツフア、３
１……送信ゲート、３２……送信指令回路、３３
……高速入出力バス、LA，LB……回線。
ムを示すブロツク図、第２図及び第３図はそれぞ
れ上記第１図の構成において障害が発生した例を
示すブロツク図、第４図は上記第２図、又は第３
図の障害発生に伴つてループバツク機能によるデ
ータウエイ再編成を行なつた際のシステム構成を
示すブロツク図、第５図は本発明の一実施例によ
るステーシヨンの構成を示すブロツク図、第６図
は上記実施例における要部の構成を示すブロツク
図、第７図ａはステーシヨンの間でやり取りされ
るデータのフオーマツトを示す図、同図ｂは上記
実施例によるデータフオーマツトを示す図、第８
図は上記実施例におけるループバツク指令の処理
動作を示すフローチヤートである。 １０……マイクロプロセツサ、１１……プログ
ラムメモリ、１２……回路接続決定回路、１３…
…回線接続回路、１４……入出力回路、２１……
入出力バス制御回路、２２……アドレス設定回
路、２３……アドレス比較回路、２４，２７……
受信ゲート、２５，２８……受信データバツフ
ア、２６……共通アドレス検出回路、２９……フ
ラグ制御回路、３０……送信データバツフア、３
１……送信ゲート、３２……送信指令回路、３３
……高速入出力バス、LA，LB……回線。
Claims (1)
- １ 二重ループ構成のデータウエイシステムにお
いて、各ステーシヨンに共通のアドレスが送信先
ステーシヨンアドレスとして設定され、ループバ
ツク対象となる２つのステーシヨンそれぞれのア
ドレスが第１、第２のパラメータとして設定され
るループバツク指令データを選択的に送信する第
１のステーシヨンと、この第１のステーシヨンか
らの共通アドレス指定によるデータを貯える専用
の受信データバツフアを持ち、この受信データバ
ツフアに貯えられたループバツク指令データの第
１のパラメータが自己ステーシヨンアドレスを示
している際に前記二重ループの一方回線から他方
回線へのループバツク形を構成し、第２のパラメ
ータが自己ステーシヨンアドレスを示している際
に前記二重ループの他方回線から一方回線へのル
ープバツク形を構成する手段を有してなる複数の
第２のステーシヨンとを具備し、前記第１のステ
ーシヨンから送信された１ループバツク指令デー
タを前記第２の各ステーシヨンが共通に受け、そ
のデータで指定されるループバツク対象となる２
つのステーシヨンが同一のループバツク指令によ
りそれぞれ対をなすループバツク形を構成するこ
とを特徴とするループバツク制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047501A JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
| US06/591,326 US4584677A (en) | 1983-03-22 | 1984-03-19 | Loop back control system in loop data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047501A JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172861A JPS59172861A (ja) | 1984-09-29 |
| JPH0151222B2 true JPH0151222B2 (ja) | 1989-11-02 |
Family
ID=12776854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047501A Granted JPS59172861A (ja) | 1983-03-22 | 1983-03-22 | ル−プバツク制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4584677A (ja) |
| JP (1) | JPS59172861A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215950A (ja) * | 1985-07-15 | 1987-01-24 | Canon Inc | デ−タ伝送制御方式 |
| DE3638147A1 (de) * | 1986-11-08 | 1988-05-11 | Standard Elektrik Lorenz Ag | Digitales nachrichtenuebertragungssystem mit adressen aufweisenden zwischenregeneratoren und einrichtung zur fehlerortung |
| EP0271626B1 (en) * | 1986-12-16 | 1992-03-04 | International Business Machines Corporation | Bypass mechanism for daisy chain connected units |
| ZA883232B (en) * | 1987-05-06 | 1989-07-26 | Dowd Research Pty Ltd O | Packet switches,switching methods,protocols and networks |
| US5199025A (en) * | 1990-04-20 | 1993-03-30 | Matsushita Electric Industrial Co., Ltd. | Loop back method for loop type lan transmission line |
| US5060226A (en) * | 1990-07-05 | 1991-10-22 | Phoenix Microsystems, Inc. | Telecommunications network test system |
| JP3051533B2 (ja) * | 1991-12-26 | 2000-06-12 | マツダ株式会社 | 多重伝送方法及び多重伝送装置 |
| US7304956B2 (en) * | 2002-04-08 | 2007-12-04 | International Business Machines Corporation | Extended wrap mode with source/destination wrap |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3569632A (en) * | 1967-08-15 | 1971-03-09 | Ultronic Systems Corp | Synchronous digital multiplex communication system including switchover |
| US3519750A (en) * | 1967-08-15 | 1970-07-07 | Ultronic Systems Corp | Synchronous digital multiplex communication system including switchover |
| JPS5947906B2 (ja) * | 1980-07-11 | 1984-11-22 | 株式会社日立製作所 | ル−プ伝送システム |
| JPS5943862B2 (ja) * | 1980-09-12 | 1984-10-25 | 株式会社日立製作所 | ル−プ伝送システムの情報伝送方法 |
-
1983
- 1983-03-22 JP JP58047501A patent/JPS59172861A/ja active Granted
-
1984
- 1984-03-19 US US06/591,326 patent/US4584677A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4584677A (en) | 1986-04-22 |
| JPS59172861A (ja) | 1984-09-29 |
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