JPH0385037A - １次群インタフェースのチャネル信号折り返し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ｌ５ＤＮ等に用いる、１次群インタフェースのチャネル
信号折り返し回路に関し、 ハード規模が小さくて可能な１次群インタフェースのチ
ャネル信号折り返し回路の提供を目的とし、 送信する１次群インタフェースの信号及び受信した１次
群インタフェースの信号が入力し、Ｈレベルのループ信
号により、受信した１次群インタフェースの信号のチャ
ネル信号を送信信号として選択出力し折り返し信号とす
る第１のセレクタと、１次群インタフェースのチャネル
信号の内折り返すべきチャネルを１１レベルとしたチャ
ネル数のデータを書き込み、書き込んだチャネル数のデ
ータを第２のセレクタに送るレジスタと、（次群インタ
フェースの信号のタイムスロットに同期し、フレームタ
イミング周期で、繰り返し１次群インタフェースのチャ
ネル数をカウントし、各タイムスロットを示す信号を出
力するタイムスロットカウンタと、 該タイムスロットカウンタよりの、各タイムスロットを
示す信号により、送られたチャネル数のデータを順次選
択しループ信号として上記第１のセレクタに加える第２
のセレクタとにより構成する。

〔産業上の利用分野〕

本発明は、サービス総合ディジタル通信！！１（ＩＳＤ
Ｎ）等に用いる１次群インタフェースのチャネル信号を
折り返し、折り返し試験をする場合の１次群インタフェ
ースのチャネル信号折り返し回路の改良に関する。

１次群インタフェースとしては、通常フレームタイミン
グは８ＫＨｚで、１．５Ｍｂｐｓ系の（２３Ｂ＋Ｄ）＝
２４チャネルのものと、２．０Ｍｂｐｓ系の（３０Ｂ＋
Ｄ）の３２チヤネル相当のものとがある。

ここで、１例の折り返し試験の構成について第４図を用
いて説明する。

相対する通信システム２０．２３の各々には、１次群イ
ンタフェース２１．２２があり、１次群インタフェース
２１．２２は伝送路に接続されている。

この１次群インタフェース２１．２２内にはセレクタ１
があり、例えば１次群インタフェース２１のセレクタ１
にて、受信した１次群インタフェース信号の内のチャネ
ル信号を折り返し送信信号として送信させ、１次群イン
タフェース２２側では伝送路を含めて異常がないかの試
験を行う。

この場合、例えば、１つのチャネル信号を折り返したり
、複数のチャネル信号を折り返したり又全チャネル信号
を折り返したりして試験を行うが、折り返すのにはハー
ド規模が小さくて可能であることが望ましい。

以下１次群インタフェースとしては１．５Ｍｂｐｓ系の
２４チヤネルの場合を例にとり説明する。

〔従来の技術〕

第５図は従来例の１次群インタフェースのチャネル信号
折り返し回路のブロック図である。

図中１２．１３は２面ＲＡＭを構成しているＲＡＭで、
一方にデータを書き込んでいる時は、他方より読み出し
、他方にデータを書き込んでいる時は、一方より読み出
すものであり、この切り替えはバンク信号（ＢＮＫ、反
転ＢＮＫ）により行う。

今ＨレベルのＢＮＫ信号により、３ステートバッファ１
０．ＲＡＭ１２が書込み側となり、アドレスセレクタ１
４では、ＣＰＵよりのアドレスが選択されていたとする
。

ＣＰＵ　（図示していない）よりの、１次群インタフェ
ースのチャネル信号の内折り返すチャネルをＨレベルと
したチャネル数のデータは、３ステートバツフア１０を
通り、ＲＡＭ１２の、ＣＰＵよりの１〜２４のアドレス
位置に順次書き込まれる。

書込みが終わると、ＣＰＵよりＨレベルのデータを送信
し、又この時所定のアドレスを送りデコーダ１７の出力
よりパルスを出力し、フリップフロップ（以下ＦＦと称
す）１８の出力をＨレベルとしＦＦ１９に出力させる。

次に、ＲＡＭ１３側への書込みが終わると、Ｌレベルの
データを送信し、又この時所定のアドレスを送りデコー
ダ１７の出力よりパルスを出力し、ＦＦ１８の出力をＬ
レベルとしＦＦ１９に出力させる。

ＦＦ１９にはクロックとして８ＫＨｚのフレームタイミ
ング信号が入力しており、出力ＱのＢＮＫ信号を８ＫＨ
ｚ間隔でＨレベルにしたりＬレベルにしたりする。勿論
反転出力Ｑの反転ＢＮＫ信号はＬレベルになったりＨレ
ベるになったりする。

このＦＦ１９の出力Ｑ及び反転出力＊Ｑの出力のＢＮＫ
、反転ＢＮＫは、第５図に示す如く、３ステートバッフ
ァ１０．１１、ＲＡＭ１２，１３、アドレスセレクタ１
４，１５、セレクタ９に入力しており、Ｈレベルの時書
込み側となり、セレクタ９では、Ｈレベルの時、ＲＡＭ
１３側を選択する。

ＲＡＭ１２側が読み出し側となると、タイムスロットに
同期し、８ＫＨｚの周期で繰り返し２４をカウントする
タイムスロットカウンタ１６よりの１〜２４のアドレス
は、アドレスセレクタ１４を介してＲＡＭ１２にアドレ
スとして入力し、順次読み出され、セレクタ９を経てセ
レクタ１に入力する。

この時は、ＣＰＵよりのデータは、ＲＡＭ１３側に、Ｒ
ＡＭ１２側と同様にして書き込まれ、又ＲＡＭ１２側が
書き込み側となり、読み出されるのもＲＡＭ１２側と同
様にして読み出されセレクタｌに入力する。

この場合、ＣＰＵよりのデータの、例えば１チヤネル、
１０チヤネル、２０チヤネル相当の所がＨレベルとなっ
ていれば、セレクタｌに入力する折り返し信号は１．受
信１次群インタフェースデータのｌチャネル、ｌＯチャ
ネル、２０チヤネルの時Ｈレベルであるので、ｌチャネ
ル、１０チヤネル、２０チヤネルのデータは折り返され
る。

勿論１チヤネルのみＨレベルであれば、１チヤネルのみ
折り返され、全部のチャネルがＨレベルであれば全チャ
ネル折り返される。

〔発明が解決しようとする課題〕

しかしながら、従来の回路では、１６ピンＩＣ換算で評
価すると、３ステートバッファ１０，１１で２ＩＣ，Ｒ
ＡＭ１２．１３で６ＩＣ，アドレスセレクタ１４．１５
で４ＩＣ，タイムスロットカウンタ１６で２ＩＣ，デコ
ーダ１７で２ＩＣ。

ＦＦ１８，１９で２ＩＣ，セレクタ９でＩＩＣと合計１
９１Ｃとなり、ハード規模が大きい問題点がある。

本発明は、ハード規模が小さくて可能な１次群インタフ
ェースのチャネル信号折り返し回路の提供を目的として
いる。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、送信する１次群インタフェースの信
号及び受信した１次群インタフェースの信号が入力し、
Ｈレベルのループ信号により、受信した１次群インタフ
ェースの信号のチャネル信号を送信信号として選択出力
し折り返し信号とする第１のセレクタｌと、 ■次群インタフェースのチャネル信号の内折り返すべき
チャネルをＨレベルとしたチャネル数のデータを書き込
み、書き込んだチャネル数のデータを第２のセレクタ３
に送るレジスタ２と、１次群インタフェースの信号のタ
イムスロットに同期し、フレームタイミング周期で、繰
り返し１次群インタフェースのチャネル数をカウントし
、各タイムスロットを示す信号を出力するタイムスロッ
トカウンタ４と、 該タイムスロットカウンタ４よりの、各タイムスロット
を示す信号により、送られたチャネル数のデータを順次
選択しループ信号として上記第１のセレクタ１に加える
第２のセレクタ３よりなる構成とする。

〔作　用〕

本発明によれば、１次群インク“フェースのチャネル信
号の内折り返すべきチャネルをＨレベルとしたチャネル
数のデータをレジスタ２に書込み、書き込んだチャネル
数のデータを第２のセレクタ３に送り、 該第２のセレクタ３では、１次群インタフェースの信号
のタイムスロットに同期し、フレームタイミング周期で
、繰り返し１次群インタフェースのチャネル数をカウン
トするタイムスロットカウンタ４よりの、各タイムスロ
ットを示す入力により、送られたチャネル数のデータを
順次選択しループ信号として、 送信する１次群インタフェースの信号及び受信した１次
群インタフェースの信号が入力し、Ｈレベルのループ信
号により、受信した１次群インタフェースの信号のチャ
ネル信号を送信信号として選択出力し折り返し信号とす
る第１のセレクタ１に加えるようにしている。

即ち、この場合は、２面ＲＡＭの代わりにレジスタ２を
用い行うので、２面ＲＡＭを書込み側読み出し側に切り
替える為の回路が不要となり、ハード規模を小さくする
ことが出来る。

〔実施例］ 第２図は本発明の実施例の°１次群インタフェースのチ
ャネル信号折り返し回路のブロック図、第３図は第２図
のタイムチャートである。

第２図では、ＣＰＵ　（図示していない）よりの１次群
インタフェースのチャネル信号の内折り返すチャネル例
えばチャネル１．チャネル１０゜チャネル２０をＨレベ
ルとした第３図の（Ｇ）に示す如き２４個のデータを、
チャネル１〜チヤネル８、チャネル９〜チャネル１６．
チャネル１７〜チヤネル２４相当と３つに分け、ＣＰＵ
よりのチップセレクト信号により夫々選択して８ビット
レジスタ２−１．２−２．２−３に書き込む。

すると、書き込まれたデータは夫々８ビットレジスタ２
−４．２−５．２−６にラッチし、次に８ビットレジス
タ２−１．　２−２．　２−３に書き込んでもよいよう
にする。

一方、第３図（Ａ）に示す如き、８ＫＨｚのフレームタ
イ逅ングでリセットされ、１．５Ｍのクロックをカウン
トする８ビツトのフレームカウンタ７の出力の上位２ビ
ツトは２−４デコーダ５に入力し、次の中位の３ビツト
は３−８デコーダ６に入力し、２−４デコーダ５より、
第３図（Ｅ）に示す如き、チャネルｌ−チャネル８、チ
ャネル９〜チヤネル１６、チャネル１７〜チヤネル２４
の間は夫々Ｌレベルの３つの信号を出力し、夫々８ビッ
トレジスタ２−４．　２−５．　２−６の、出力イネー
ブル信号とする。

すると、８ビットレジスタ２−４．２−５゜２−６より
は、順次第３図ＣＤ）に示す如き、チャネル１がＨレベ
ルのチャネル１〜チヤネル８相当の信号、チャネル１０
がＨレベルのチャネル９〜チヤネル１６相当の信号、チ
ャネル２０がＨレベルのチャネル１７〜チヤネル２４相
当の信号が、８−１セレクタ３−１に入力する。

又３−８デコーダ６では、中位の３ビツトの入力により
、第３図（Ｆ）に示す如き、チャネル１〜チヤネル８、
チャネル９〜チヤネル１６、チャネル１７〜チヤネル２
４の間の８チヤネルをチャネル順にＨレベルとする８個
の信号を出力し、８−１セレクタ３−１に入力し、８ビ
ットレジスタ２−４．　２−５．　２−６の信号をチャ
ネル順に選択し、ループ信号としてセレクタ１に入力さ
せる。

この入力したループ信号は第３図ＣＧ）に示す如く、チ
ャネル１．チャネル１０．チャネル２０のタイミング時
はＨレベルの信号であり、Ｈレベれ、折り返し信号とな
る。

勿論例えばチャネル１を折り返すのであれば、ＣＰＵよ
り、チャネル１相当をＨレベルとする信号を、゛８ビッ
トレジスタ２−１〜２−３に入力すればよく、２４チャ
ネル全部を折り返す時は、チャネル１〜チヤネル２４相
当を全部Ｈレベルとする信号を、８ビットレジスタ２−
１〜２−３に入力すればよい。

この第２図の１次群インタフェースのチャネル信号折り
返し回路では、１６ピンのＩＣ換算で、８ビットレジス
タ２−１〜２−６は６１Ｃ，フレームカウンタ７は２Ｉ
Ｃ，２−４デコーダ５゜３−８デコーダ６．８−１セレ
クタ、フレームカウンタは夫々ＩＩＣで合計１１１Ｃと
なるので、従来の回路よりハード規模を小さくすること
が出来る。

尚、上記は、１．５Ｍ系２４チャネルの場合で説明した
が、２．ＯＭ系３２チャネル相当の場合は、８ビツトレ
ジスタを２個追加し、プレームカウンタのクロックを２
．０Ｍクロックとすれば、上記と同様の方法でチャネル
信号を折り返すことが出来る。

この場合は、２ＩＣ追加で合計１３ＩＣとなるが、従来
の回路よりはハード規模を小さくすることが出来る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、ハード規模の
小さい１次群インタフェースのチャネル信号折り返し回
路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の１次群インタフェースのチャ
ネル信号折り返し回路のブロック図、第３図は第２図の
タイムチャート、 第４図は１例の折り返し試験の場合を示す図、第５図は
従来例の１次群インタフェースのチャネル信号折り返し
回路のブロック図である。 図において、 １．３．９はセレクタ、 ２はレジスタ、 ら ２−１〜２−ｅは８ビツトレジスタ、 ３−１はＳ−ｔセレクタ、 ４．１６はタイムスロットカウンタ、 ５は２−４デコーダ、 ６は３−８デコーダ、 ７はフレームカウンタ、 １０．１１は３ステートバツフア、 １２．１３はＲＡＭ。 １４．１５はアドレスセレクタ、 １７はデコーダ、 １８．１９はフリップフロップ、 ２０．２３は通信システム、 ２１．２２は１次群インタフェースを示す。 本発明のｉ埋θ 第 図

Claims (1)

1. 【特許請求の範囲】 送信する１次群インタフェースの信号及び受信した１次
   群インタフェースの信号が入力し、Ｈレベルのループ信
   号により、受信した１次群インタフェースの信号のチャ
   ネル信号を送信信号として選択出力し折り返し信号とす
   る第１のセレクタ（１）と、 １次群インタフェースのチャネル信号の内折り返すべき
   チャネルをＨレベルとしたチャネル数のデータを書き込
   み、書き込んだチャネル数のデータを第２のセレクタ（
   ３）に送るレジスタ（２）と、 １次群インタフェースの信号のタイムスロットに同期し
   、フレームタイミング周期で、繰り返し１次群インタフ
   ェースのチャネル数をカウントし、各タイムスロットを
   示す信号を出力するタイムスロットカウンタ（４）と、 該タイムスロットカウンタ（４）よりの、各タイムスロ
   ットを示す信号により、送られたチャネル数のデータを
   順次選択しループ信号として上記第１のセレクタ（１）
   に加える第２のセレクタ（３）よりなることを特徴とす
   る１次群インタフェースのチャネル信号折り返し回路。