JPH0661961A - 位相揃え多重回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数の位相の異なるデータの、全ての位相を
揃えた後多重を行う位相揃え多重回路に関し、回路規模
を削減できる位相揃え多重回路の提供を目的とする。 【構成】 複数の入力データを少なくとも３フレーム分
書込アドレス発生部100の出力で指定される記憶部120
のアドレスに順次記憶する。上記入力データの先頭位置
を示す各フレームパルス（ＦＰ）に対応する書込アドレ
ス発生部100 の出力のアドレス値を少なくとも３フレー
ム分アドレス保持部190 で順次記憶し、制御部130 の出
力により基準ＦＰのタイミングから少なくとも３フレー
ム分位相をずらせた時点から、入力データの各ＦＰに対
応するアドレス値を古い順に読み出す。アドレス保持部
190 の出力を基に読出アドレス発生部200 の出力で指定
される記憶部120 のアドレスに記憶した複数の入力デー
タを読み出して、ｎ／１選択部230 で所定のデータを順
次選択して多重化を行って出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は伝送装置等において、複
数の位相の異なるデータを多重する場合の、全ての位相
を揃えた後多重を行う位相揃え多重回路の改良に関する
ものである。

【０００２】

【従来の技術】図５は従来例の位相揃え多重回路の構成
を示すブロック図である。図６は従来例の動作を説明す
るためのタイムチャート（その１）である。

【０００３】図７は従来例の動作を説明するためのタイ
ムチャート（その２）である。図５において、ｎチャネ
ル分の入力データ(1) 〜(n) の数だけの位相揃え回路6-
1 〜6-n があって、各位相揃え回路6-1 〜6-n に入力さ
れる入力データ(1) 〜(n) の先頭を図６に斜線で示すよ
うに“Ａ”とする時、各位相揃え回路6-1 〜6-n には
“Ａ”ビットに同期したフレームパルス（以下ＦＰと称
する）(1) 〜(n)が入力される。このＦＰ(1) 〜(n) は
各位相揃え回路6-1 〜6-n 内のライトコントロール(Wri
te Control)部３及びリードコントロール(Read Contro
l)部５に加えられ、ライトコントロール部３では各ＦＰ
(1) 〜(n) をもとに同期したライトリセット信号(Write
Reset、以下ＷＲ信号と称する）及びライトインヒビッ
ト信号(Write Inhibit、以下ＷＩ信号と称する）を出力
して、エラスティックストア（以下ＥＳと称する）２及
びウインドウ監視部４に加える。

【０００４】各位相揃え回路6-1 〜6-n ではそれぞれ入
力データ(1) 〜(n)を遅延挿脱部１を介してＥＳ２に加
える。ＥＳ２では、ライトコントロール部３から入力し
たＷＲ信号によりカウンタ（図示しない）をスタートし
て、前述したＷＩ信号のタイミングで上記入力データを
書き込む。

【０００５】一方、リードコントロール部５では、前述
したようにＦＰを入力してリードリセット信号（以下Ｒ
Ｒ信号と称する）及びリードインヒビット信号（以下Ｒ
Ｉ信号と称する）を出力して、ＥＳ２及びウインドウ監
視部４に加える。ＥＳ２では、ＲＲ信号によりカウンタ
（図示しない）をスタートして、前述したＲＩ信号のタ
イミングで上記入力データを読み出す。そして、図７に
示すように位相揃え回路6-1 〜6-n のＥＳ２から順次タ
イミングを１ビットずつずらせてデータＡＢＣ・・・を
出力する。そして、これら位相揃え回路6-1 〜6-n のＥ
Ｓ２の出力データに対して多重部７で多重化を行う。

【０００６】又、ウインドウ監視部４では、ＷＲ信号と
ＲＲ信号の接近を監視して一定時間を越えて接近した時
には制御信号を遅延挿脱部１に出力し、遅延挿脱部１で
はライト側の入力データを一定時間遅延させて出力す
る。このようにしてＥＳ２からデータを読み出す時に、
データの欠落あるいは二重読み出しを防ぐようにしてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら上述した
回路の構成においては、入力データのチャネル数だけの
位相揃え回路が必要となり、消費電力が増加し、実装面
積も増加して回路の小型化が困難となるという問題点が
あった。

【０００８】したがって本発明の目的は、消費電力を減
らし、回路規模を削減できる位相揃え多重回路を提供す
ることにある。

【０００９】

【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、フ
レーム構成を有する複数の入力データの位相を揃え多重
化して出力する位相揃え多重回路において、120 は、少
なくとも３フレーム分の複数の入力データの記憶領域を
有し、複数の入力データを少なくとも３フレーム分につ
いて書込アドレス発生部100 の出力により指定される記
憶領域のアドレスに順次記憶し、読出アドレス発生部20
0 の出力で指定される記憶領域のアドレスに記憶したデ
ータを読み出す記憶部である。

【００１０】100 は、基準となるフレームパルスを入力
して、記憶部120 に複数の入力データを記憶するための
アドレス値を出力する書込アドレス発生部である。130
は、基準となるフレームパルスのタイミングから少なく
とも３フレーム分位相をずらせた時点から、アドレス保
持部190 に記憶したアドレス値を読み出すための制御信
号を出力する制御部である。

【００１１】190 は、書込アドレス発生部100 の出力の
アドレス値を少なくとも３フレーム分記憶できる記憶領
域を有し、複数の入力データを記憶部120 に記憶する際
の、複数の入力データの各先頭位置を示す各フレームパ
ルスのタイミングに対応する書込アドレス発生部100 の
出力のアドレス値を少なくとも３フレーム分について順
次記憶し、制御部130 からの制御信号により複数の入力
データの各フレームパルスのタイミングに対応するアド
レス値を古いデータの順に読み出して出力するアドレス
保持部である。

【００１２】200 は、アドレス保持部190 の出力のアド
レス値を基に、記憶部120 に記憶した複数の入力データ
を順次読み出すための読出アドレス値を出力する読出ア
ドレス発生部である。

【００１３】230 は、記憶部120 の複数の出力データか
ら所定のデータを順次選択して多重化を行って出力する
ｎ／１選択部である。

【００１４】

【作用】図１において、記憶部120 は少なくとも３フレ
ーム分の入力データの記憶領域を有し、書込アドレス発
生部100 の出力により指定される記憶領域のアドレスに
少なくとも３フレーム分の入力データを順次記憶する。

【００１５】制御部130 では、書込アドレス発生部100
に入力したと同じ基準となるフレームパルスのタイミン
グから少なくとも３フレーム分位相をずらせた時点か
ら、アドレス保持部190 に記憶したアドレス値を読み出
すための制御信号を出力する。

【００１６】アドレス保持部190 は、書込アドレス発生
部100 の出力のアドレス値を少なくとも３フレーム分記
憶できる記憶領域を有し、複数の入力データの各先頭位
置を示す各フレームパルスのタイミングに対応する書込
アドレス発生部100 の出力のアドレス値を少なくとも３
フレーム分について順次記憶する。

【００１７】そして、制御部130 からの制御信号によ
り、基準となるフレームパルスのタイミングから少なく
とも３フレーム分位相をずらせた時点から、複数の入力
データの各フレームパルスのタイミングに対応するアド
レス値を古いデータの順に読み出して出力する。

【００１８】上記アドレス保持部190 の出力のアドレス
値を基に、読出アドレス発生部200で、記憶部120 に記
憶した複数の入力データを順次読み出すための読出アド
レス値を出力する。そして、ｎ／１選択部230 で、記憶
部120 から読み出した複数の出力データから所定のデー
タを順次選択して多重化を行って出力する。

【００１９】この結果、従来の回路では入力データのチ
ャネル数だけのメモリ（ＥＳ等）を必要とするところを
１つのメモリで実現できるため、消費電力を減少し、回
路規模を削減することが可能となる。

【００２０】

【実施例】図２は本発明の実施例の位相揃え多重回路の
構成を示すブロック図である。図３は実施例の動作を説
明するためのタイムチャート（その１）である。

【００２１】図４は実施例の動作を説明するためのタイ
ムチャート（その２）である。全図を通じて同一符号は
同一対象物を示す。図２において、予め装置内にある基
準フレームパルス（基準ＦＰ）がライトカウンタ10に入
力されると、図３(1) 、(2) に示すように入力データを
デュアルポートＲＡＭ（以下DP-RAMと称する）12に書き
込むためのライトアドレス０〜７、８〜15、・・・を順
次発生して出力し、DP-RAMライトパルスデコーダ11を介
してDP-RAM12のライトアドレス（Ｗアドレス）端子に加
える。本発明では、DP-RAM12は３フレーム分の入力デー
タを記憶できる３面構成とし、まず１つの領域の上記ア
ドレスの０〜７にｎ本の入力データを１ビットずつ順次
書き込む（図３(3) 〜(8) 参照）。

【００２２】次に、各入力データ(1) 〜(n) の先頭デー
タ（Ａとする）に同期した各ＦＰ(1) 〜(n) がクロック
発生器（以下CLK GEN と称する）17-1〜17-nに加えられ
るとともに、ＡＮＤ回路18-1〜18-nの一方の入力端子に
加えられる。ＡＮＤ回路18-1〜18-nの他方の入力端子に
は前述したライトカウンタ10の出力のライトアドレスが
加えられ、各ＡＮＤ回路18-1〜18-nでライトアドレスと
各チャネルのＦＰのタイミングが一致した時点でパルス
を出力して、それぞれレジスタ（以下ＲＥＧと称する）
19-1〜19-nに加える。

【００２３】又、前述した各CLK GEN 17-1〜17-nではそ
れぞれＦＰ(1) 〜(n) を入力して１フレーム毎に１回ク
ロックパルスを出力する。ＲＥＧ19-1〜19-nはそれぞれ
３段構成をとっており、各入力データ(1) 〜(n)毎に３
フレーム分のデータ先頭位置のアドレス値を順次記憶す
る（図３(1) 〜(8) 参照）。同図に示すように、例えば
入力データ(1) に対しては０〜７のアドレス値を、入力
データ(2) に対しては16〜23のアドレス値を、また入力
データ(n) に対しては８〜15のアドレス値を記憶する。

【００２４】一方、リードメインカウンタ13では前述し
た基準ＦＰを入力して、基準ＦＰの入力時点から３フレ
ーム分位相を遅らせた後カウントを開始するとともに、
このカウント値を出力する（図４(9) 参照）。イネーブ
ルデコーダ（以下ＥＮＢデコーダと称する）14では、こ
のカウント値を基に各アドレスカウンタ20-1〜20-nのイ
ネーブル制御を行うためにイネーブル信号を出力する。

【００２５】各アドレスカウンタ20-1〜20-nでは、対応
するＲＥＧ19-1〜19-n内の各３段構成のＲＥＧ（図示し
ない）のうちから、上記イネーブル信号により決められ
るＲＥＧに記憶した３フレーム前のデータ先頭位置のア
ドレス値を読み出す。

【００２６】リードメインカウンタ13の出力のカウント
値をもとにセレクトパルスデコーダ（以下セレクトパル
スＤＥＣと称する）15で、上記各アドレスカウンタ20-1
〜20-nより出力されるリードアドレス値を選択するため
の制御信号を出力して、セレクタ22でリードアドレス値
を選択する（図４(10)参照）。

【００２７】図４(10)に示すように、基準ＦＰから３フ
レーム位相遅延後最初の１バイト分については、図３
(4) に示すＦＰ(1) に対応して０〜７のリードアドレス
値を選択する。次の１バイト分については、図３(6) に
示すＦＰ(2) に対応するリードアドレス値16〜23を選択
する。

【００２８】以下このようにして選択したリードアドレ
ス値をDP-RAM12のリードアドレス（Ｒアドレス）端子に
加え、このアドレス値に記憶されたｎ本のデータＤｏ
(1) 〜Ｄｏ(n)を１ビットずつ読み出す。この場合、３
面構成のうち１番古いデータを記憶した領域から読み出
す。ｎ／１セレクタ23で、DP-RAM12から出力されるｎ本
のデータＤｏ(1) 〜Ｄｏ(n)のうち、まず先頭のデータ
ＡについてＤｏ(1) 、Ｄｏ(2) 、・・・の順に順次選択
して出力し多重化を行う（図４(14)、(15)参照）。

【００２９】この結果、メモリ（DP-RAM) 容量を少なく
とも３面（３フレーム分）持ち、書き込み側と読み出し
側の位相を少なくとも３フレームずらすことにより、デ
ータの位相監視制御、遅延挿脱制御のための回路を用い
ることなく、データの欠落及び２度読みを防ぐことがで
きる。そして、従来の回路では入力データのチャネル数
だけのメモリ（ＥＳ等）を必要とするところを１つのメ
モリ（DP-RAM）で実現できるため、消費電力を減少し、
回路規模を削減することが可能となる。

【００３０】

【発明の効果】以上説明したように本発明によれば、従
来の回路では入力データのチャネル数だけのメモリ（Ｅ
Ｓ等）を必要とするところを１つのメモリで実現できる
ため、消費電力を減少し、回路規模を削減することが可
能となる。

【図面の簡単な説明】

【図１】は本発明の原理図、

【図２】は本発明の実施例の位相揃え多重回路の構成を
示すブロック図、

【図３】は実施例の動作を説明するためのタイムチャー
ト（その１）、

【図４】は実施例の動作を説明するためのタイムチャー
ト（その２）、

【図５】は従来例の位相揃え多重回路の構成を示すブロ
ック図、

【図６】は従来例の動作を説明するためのタイムチャー
ト（その１）、

【図７】は従来例の動作を説明するためのタイムチャー
ト（その２）である。

【符号の説明】

100 は書込アドレス発生部、120 は記憶部、130 は制御
部、190 はアドレス保持部、200 は読出アドレス発生
部、230 はｎ／１選択部を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フレーム構成を有する複数の入力データ
   の位相を揃え多重化して出力する位相揃え多重回路であ
   って、 少なくとも３フレーム分の該複数の入力データの記憶領
   域を有し、該複数の入力データを少なくとも３フレーム
   分について書込アドレス発生部(100) の出力により指定
   される該記憶領域のアドレスに順次記憶し、読出アドレ
   ス発生部(200)の出力で指定される該記憶領域のアドレ
   スに記憶したデータを読み出す記憶部(120) と、 基準となるフレームパルスを入力して、該記憶部(120)
   に該複数の入力データを記憶するためのアドレス値を出
   力する書込アドレス発生部(100) と、 該基準となるフレームパルスのタイミングから少なくと
   も３フレーム分位相をずらせた時点から、アドレス保持
   部(190) に記憶したアドレス値を読み出すための制御信
   号を出力する制御部(130) と、 該書込アドレス発生部(100) の出力のアドレス値を少な
   くとも３フレーム分記憶できる記憶領域を有し、該複数
   の入力データを該記憶部(120) に記憶する際の、該複数
   の入力データの各先頭位置を示す各フレームパルスのタ
   イミングに対応する該書込アドレス発生部(100) の出力
   のアドレス値を少なくとも３フレーム分について順次記
   憶し、該制御部(130) からの制御信号により該複数の入
   力データの各フレームパルスのタイミングに対応するア
   ドレス値を古いデータの順に読み出して出力するアドレ
   ス保持部(190) と、 該アドレス保持部(190) の出力のアドレス値を基に、該
   記憶部(120) に記憶した複数の入力データを順次読み出
   すための読出アドレス値を出力する読出アドレス発生部
   (200) と、 該記憶部(120) の複数の出力データから所定のデータを
   順次選択して多重化を行って出力するｎ／１選択部(23
   0) とを有することを特徴とする位相揃え多重回路。