JPS61128643A - デイジタル多重変換回路 - Google Patents
デイジタル多重変換回路Info
- Publication number
- JPS61128643A JPS61128643A JP25125284A JP25125284A JPS61128643A JP S61128643 A JPS61128643 A JP S61128643A JP 25125284 A JP25125284 A JP 25125284A JP 25125284 A JP25125284 A JP 25125284A JP S61128643 A JPS61128643 A JP S61128643A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- circuits
- signals
- multiplexing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号の変換回路に関する。
特に、その多重変換回路に関する。本発明はマイクロ波
通信に利用するに適する。
通信に利用するに適する。
従来ディジタル信号の多重化を行うとき、多重化技術に
おける補助信号伝送用に割り当てられたタイムスロット
を残らず使用して同期化方式のスタック率の選定を行っ
ていた。
おける補助信号伝送用に割り当てられたタイムスロット
を残らず使用して同期化方式のスタック率の選定を行っ
ていた。
前記のような同期化方式におけるスタック率の選定は、
同期化周波数の設定が容易でなく、タイムスロットが有
効に使用されない問題点があった。
同期化周波数の設定が容易でなく、タイムスロットが有
効に使用されない問題点があった。
本発明は上記の問題点を解決するものであり、周波数帯
の異なる高速、中速、低速信号列を高速周波数帯で多重
化する場合に、中速、低速信号列の同期化でのスタック
率の確保が容易に行えるディジタル多重変換回路を提供
することを目的とする。
の異なる高速、中速、低速信号列を高速周波数帯で多重
化する場合に、中速、低速信号列の同期化でのスタック
率の確保が容易に行えるディジタル多重変換回路を提供
することを目的とする。
本発明は、ディジタル多重変換回路において、■高速の
高速ディジタル信号を同期化するＩ高速の第一の同期化
回路と、３個の中速ディジタル信号を同期化する３個の
第二の同期化回路と、Ｋ個の低速ディジタル信号を同期
化するに個の第三の同期化回路と前記各信号を同期化信
号に変換する同期化回路および多重化回路に必要なタイ
ミング信号を生成する同期化周波数発振回路を含むタイ
ミング発生回路と、前記３個の第二の同期化回路出力信
号をそれぞれ１列からＰ列へ変換する３個の第一の変換
回路と、前記に個の第三の同期化回路出力信号をそれぞ
れ１列からＱ列へ変換するに個の第二の変換回路と、前
記１個の第一の同期化回路の出力信号、前記３個の変換
回路の出力信号、前記に個の第二の変換回路の出力信号
、前記タイミング発生回路よりのフレーム同期信号およ
びその他の補助伝送路信号とを多重化するＲ個の多重化
回路からなることを特徴とする。
高速ディジタル信号を同期化するＩ高速の第一の同期化
回路と、３個の中速ディジタル信号を同期化する３個の
第二の同期化回路と、Ｋ個の低速ディジタル信号を同期
化するに個の第三の同期化回路と前記各信号を同期化信
号に変換する同期化回路および多重化回路に必要なタイ
ミング信号を生成する同期化周波数発振回路を含むタイ
ミング発生回路と、前記３個の第二の同期化回路出力信
号をそれぞれ１列からＰ列へ変換する３個の第一の変換
回路と、前記に個の第三の同期化回路出力信号をそれぞ
れ１列からＱ列へ変換するに個の第二の変換回路と、前
記１個の第一の同期化回路の出力信号、前記３個の変換
回路の出力信号、前記に個の第二の変換回路の出力信号
、前記タイミング発生回路よりのフレーム同期信号およ
びその他の補助伝送路信号とを多重化するＲ個の多重化
回路からなることを特徴とする。
本発明のディジタル多重変換回路は、中速、低速信号列
の多重化に用意されたタイムスロットを全て使用するの
ではなく、中速、低速信号列に直並列変換を施し、この
タイムスロット内の使用数を選ぶことにより中速、低速
信号列の同期化でのスタック率の確保を可能にする。
の多重化に用意されたタイムスロットを全て使用するの
ではなく、中速、低速信号列に直並列変換を施し、この
タイムスロット内の使用数を選ぶことにより中速、低速
信号列の同期化でのスタック率の確保を可能にする。
以下、添付図面を参照して本発明実施例装置を説明する
。
。
第１図は本発明実施例装置のプロ・ツク構成図、第２図
は第１図要部の簡略図面、第３図はそのフレームフォー
マット説明図である。
は第１図要部の簡略図面、第３図はそのフレームフォー
マット説明図である。
高速ディジタル信号１−１は同期化回路１０１〜１０１
を介して多重化回路１０６〜１０６（出力が多重化信号
１３〜１３である。）に入力する。中速デジタル入力信
号２〜２は同期化回路１０２〜１０２を介して第一の変
換回路１０７〜１０７（出力が多重化回路１０６〜１０
６に入力する。）に入力する。低速デジタル入力信号３
〜３は同期化回路１０３〜１０３を介して第二の変換回
路１０８〜１０８（出力が多重化回路１０６〜１０６に
入力する。）に入力する。同期化発振回路１０４の出力
はタイミング発生回路１０５を入力し、その出力はそれ
ぞれ同期化回路１０１〜１０１．１０２〜１０２．１０
３〜１０３に入力し、さらに多重化回路１０６〜１０６
に入力する。
を介して多重化回路１０６〜１０６（出力が多重化信号
１３〜１３である。）に入力する。中速デジタル入力信
号２〜２は同期化回路１０２〜１０２を介して第一の変
換回路１０７〜１０７（出力が多重化回路１０６〜１０
６に入力する。）に入力する。低速デジタル入力信号３
〜３は同期化回路１０３〜１０３を介して第二の変換回
路１０８〜１０８（出力が多重化回路１０６〜１０６に
入力する。）に入力する。同期化発振回路１０４の出力
はタイミング発生回路１０５を入力し、その出力はそれ
ぞれ同期化回路１０１〜１０１．１０２〜１０２．１０
３〜１０３に入力し、さらに多重化回路１０６〜１０６
に入力する。
第２図は各１個の部分からなる説明用図である。
第３図（ａｌは（Ｓ−１）ビットに同期化部高速ディジ
タル信号を同期化周波数化し、Ｓビット毎に１ビツトの
割合で付加パルスを挿入するフレームフォーマットであ
り、従来より跳越方式としてよく知られている。この１
ビツトをまとめた系列、すなわちＳビット単位にまとめ
たものを第３図（ｂ）に示す。図面符号Ｆはフレーム同
期用タイムスロットを、Ｘは伝送路品質監視のためのパ
リティタイムスロット、またはその他の目的例えばパル
ススタッフィング情報、警報伝達のためのタイムスロッ
トを、Ｙは中速ディジタル信号用タイムスロットを、Ｚ
は低速デジタル信号用タイムスロットである。フレーム
同期用タイムスロット間を１フレームと称し、ｌフレー
ム間でのＹの割当てタイムスロット数をｙｌＺの割当て
タイムスロット数を２としている。
タル信号を同期化周波数化し、Ｓビット毎に１ビツトの
割合で付加パルスを挿入するフレームフォーマットであ
り、従来より跳越方式としてよく知られている。この１
ビツトをまとめた系列、すなわちＳビット単位にまとめ
たものを第３図（ｂ）に示す。図面符号Ｆはフレーム同
期用タイムスロットを、Ｘは伝送路品質監視のためのパ
リティタイムスロット、またはその他の目的例えばパル
ススタッフィング情報、警報伝達のためのタイムスロッ
トを、Ｙは中速ディジタル信号用タイムスロットを、Ｚ
は低速デジタル信号用タイムスロットである。フレーム
同期用タイムスロット間を１フレームと称し、ｌフレー
ム間でのＹの割当てタイムスロット数をｙｌＺの割当て
タイムスロット数を２としている。
各１個の部分よりなる本発明実施例装置要部を簡略に示
した第２図において、高速デジタル信号１、中速ディジ
タル信号２、低速ディジタル信号３はそれぞれの同期化
回路１０１．１０２．１０３に人力される。このそれぞ
れの同期化回路１０１．１０２．１０３は非同期関係に
あるそれぞれの入力信号１．２．３を同期化技術として
よく知られている。パルススタッフィング方式により同
期化された信号列４．５．６に変換する。このとき必要
な各タイミング信号７．８．９は同期化周波数発振回路
１０４を含むタイミング発生回路１０５により生成され
る。
した第２図において、高速デジタル信号１、中速ディジ
タル信号２、低速ディジタル信号３はそれぞれの同期化
回路１０１．１０２．１０３に人力される。このそれぞ
れの同期化回路１０１．１０２．１０３は非同期関係に
あるそれぞれの入力信号１．２．３を同期化技術として
よく知られている。パルススタッフィング方式により同
期化された信号列４．５．６に変換する。このとき必要
な各タイミング信号７．８．９は同期化周波数発振回路
１０４を含むタイミング発生回路１０５により生成され
る。
同期化された高速ディジタル信号４、中速ディジタル信
号５、低速ディジタル信号６は第３図に示されるフレー
ムフォーマットに従って多重化回路１０６で多重化され
多重化信号１３として送出される。
号５、低速ディジタル信号６は第３図に示されるフレー
ムフォーマットに従って多重化回路１０６で多重化され
多重化信号１３として送出される。
すなわち高速ディジタル信号４は第３図（ａ）に示され
る（Ｓ−１）のタイムスロット部に中速ディジタル信号
５、低速ディジタル信号６は第３図（ａ）に示される１
タイムスロット部で構成される同図面Ｆｂ）のＹおよび
Ｚタイムスロット部分に多重化される。
る（Ｓ−１）のタイムスロット部に中速ディジタル信号
５、低速ディジタル信号６は第３図（ａ）に示される１
タイムスロット部で構成される同図面Ｆｂ）のＹおよび
Ｚタイムスロット部分に多重化される。
中速ディジタル信号５および低速ディジタル信号６の多
重化については、ＹおよびＺタイムスロット部を全て使
用するのではなく、部分使用のために第一の変換回路１
０７および第二の変換回路１０８において並列変換され
る。それゆえ中速ディジタル信号２、低速デジタル信号
３の同期化に必要な同期化周波数は同期化中速ディジタ
ル信号周波数 （ｆＨ／Ｓｘ −） および同期化低速ディジタル信号周波数である。ここで
ｆＨは同期化高速ディジタル信号周波数を示している。
重化については、ＹおよびＺタイムスロット部を全て使
用するのではなく、部分使用のために第一の変換回路１
０７および第二の変換回路１０８において並列変換され
る。それゆえ中速ディジタル信号２、低速デジタル信号
３の同期化に必要な同期化周波数は同期化中速ディジタ
ル信号周波数 （ｆＨ／Ｓｘ −） および同期化低速ディジタル信号周波数である。ここで
ｆＨは同期化高速ディジタル信号周波数を示している。
このような同期化周波数にてそれぞれ同期化され、並列
変換された信号１０．１１は第３図（ｂ）のＹおよびＺ
の一部使用タイムスロットに順次多重化される。パルス
スタッフィング方式による同期化回路１０１．１０２．
１０３ではスタック率が０〜１．０で存在することが絶
対条件である。スタック率の決定については同期化前、
同期化後の周波数および多重化のためのフレームフォー
マットによって決定される。そこで同期化周波数帯が著
しく異なる信号列の同期化回路１０１ 、１０２ 、１
０３において、高速周波数帯以外の周波数帯の同期化周
波数を固定するのではなく多重化用のタイムスロットの
使用法により同期化周波数を自由に選定可能にする。
変換された信号１０．１１は第３図（ｂ）のＹおよびＺ
の一部使用タイムスロットに順次多重化される。パルス
スタッフィング方式による同期化回路１０１．１０２．
１０３ではスタック率が０〜１．０で存在することが絶
対条件である。スタック率の決定については同期化前、
同期化後の周波数および多重化のためのフレームフォー
マットによって決定される。そこで同期化周波数帯が著
しく異なる信号列の同期化回路１０１ 、１０２ 、１
０３において、高速周波数帯以外の周波数帯の同期化周
波数を固定するのではなく多重化用のタイムスロットの
使用法により同期化周波数を自由に選定可能にする。
すなわち同期化中速ディジタル信号周波数および同期化
低速ディジタル信号周波数のｆ□、Ｓ、ｙ、ｚが決定さ
れてもＰ、Ｑの値により同期化周波数に範囲を設けるこ
とができる。
低速ディジタル信号周波数のｆ□、Ｓ、ｙ、ｚが決定さ
れてもＰ、Ｑの値により同期化周波数に範囲を設けるこ
とができる。
このように同期化周波数が自由に選定できることにより
同期化方式におけるスタック率の選定を容易にすること
が可能となる。
同期化方式におけるスタック率の選定を容易にすること
が可能となる。
上記をＩ系列、Ｊ系列、Ｋ系列の高速、中速、低速ディ
ジタル信号系列に拡張しても同様の効果が得られる。
ジタル信号系列に拡張しても同様の効果が得られる。
第１図と第２図中の図面符号１２はフレーム同期信号ま
たはパリティ信号等を意味する。
たはパリティ信号等を意味する。
以上説明したように、多重化技術における補助信号伝送
用タイムスロットの設定に当たり補助信号伝送用に割当
てられた全てのタイムスロ・ノドを使用するのではなく
、その一部分のタイムスロ・ノドの使用により補助信号
伝送用同期化周波数に範囲を設け、同期化方式のスタッ
ク率の選定を容易にすることができる。
用タイムスロットの設定に当たり補助信号伝送用に割当
てられた全てのタイムスロ・ノドを使用するのではなく
、その一部分のタイムスロ・ノドの使用により補助信号
伝送用同期化周波数に範囲を設け、同期化方式のスタッ
ク率の選定を容易にすることができる。
第１図は本発明実施例装置のブロック構成図。
第２図は本発明実施例装置の要部簡略ブロック構成図。
第３図は本発明実施例フレームフォーマット図。
１０１〜１０３・・・同期化回路、１０４・・・同期化
周波数発振回路、１０５・・・タイミング発生回路、１
０６・・・多重化回路、１０７・・・第一の変換回路、
１０８・・・第二の変換面路、ｆＨ・・・同期化高速デ
ィジタル信号周波数、■・・・高速ディジタル信号４の
数、Ｊ・・・中速ディジタル信号５の数、Ｋ・・・低速
ディジタル信号６の数、Ｆ・・・フレーム同期用タイム
スロット、Ｘ・・・パルススタッフィング（ｐｕｌｓｅ
ｓｔｕｆｆｉｎｇ）情報、Ｙ・・・中速ディジタル信
号用タイムスロット（割当て数ｙ）、Ｚ・・・低速ディ
ジタル信号用タイムスロット（割当て数２）。
周波数発振回路、１０５・・・タイミング発生回路、１
０６・・・多重化回路、１０７・・・第一の変換回路、
１０８・・・第二の変換面路、ｆＨ・・・同期化高速デ
ィジタル信号周波数、■・・・高速ディジタル信号４の
数、Ｊ・・・中速ディジタル信号５の数、Ｋ・・・低速
ディジタル信号６の数、Ｆ・・・フレーム同期用タイム
スロット、Ｘ・・・パルススタッフィング（ｐｕｌｓｅ
ｓｔｕｆｆｉｎｇ）情報、Ｙ・・・中速ディジタル信
号用タイムスロット（割当て数ｙ）、Ｚ・・・低速ディ
ジタル信号用タイムスロット（割当て数２）。
Claims (1)
- （１）Ｉ個（Ｉは１以上の整数）の高速ディジタル信号
を同期化するＩ個の第一の同期化回路と、Ｊ個（Ｊは１
以上の整数）の中速ディジタル信号を同期化するＪ個の
第二の同期化回路と、Ｋ個（Ｋは１以上の整数）の低速
ディジタル信号を同期化するＫ個の第三の同期化回路と
、前記各信号を同期化信号に変換する同期化回路および
多重化回路に必要なタイミング信号を生成する同期化周
波数発振回路を含むタイミング発生回路と を備えたディジタル多重変換回路において、前記Ｊ個の
第二の同期化回路出力信号をそれぞれ１列よりＰ列に変
換するＪ個の第一の変換回路前記Ｋ個の第三の同期化回
路出力信号をそれぞれ１列よりＱ列に変換するＫ個の第
二の変換回路と、 前記Ｉ個の第一の同期化回路の出力信号、前記Ｊ個の第
一の変換回路の出力信号、前記Ｋ個の第二の変換回路の
出力信号、前記タイミング発生回路からのフレーム同期
信号およびその他の補助伝送路信号とを多重化するＲ個
（Ｒは１以上の整数）の多重化回路と を備えたことを特徴とするディジタル多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251252A JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251252A JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128643A true JPS61128643A (ja) | 1986-06-16 |
| JPH0630482B2 JPH0630482B2 (ja) | 1994-04-20 |
Family
ID=17219998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251252A Expired - Lifetime JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630482B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
-
1984
- 1984-11-27 JP JP59251252A patent/JPH0630482B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630482B2 (ja) | 1994-04-20 |
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