KR920003754B1 - 속도변환용 라인메모리 - Google Patents

속도변환용 라인메모리 Download PDF

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KR920003754B1
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

속도변환용 라인메모리
제 1 도는 본 발명의 1실시예에 따른 속도변환용 라인메모리를 도시해 놓은 블록도.
제 2 도는 제 1 도에 도시된 속도변환용 라인메모리의 동작을 설명하기 위한 타이밍챠트.
제 3 도는 본 발명에 따른 속도변환용 라인메모리에 사용되는 시프트회로의 일예를 도시해 놓은 회로도.
제 4 도는 제 3 도에 도시된 시프트회로의 동작을 설명하기 위한 타이밍챠트.
제 5 도는 종래의 속도변환용 라이메모리를 도시해 놓은 블록도.
제 6 도는 제 5 도에 도시된 종래의 속도변환용 라이메모리의 동작을 설명하기 위한 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 2 : 입력버퍼
3 : 1 : n직렬,병렬변환회로 4 : 기록어드레스 지정회로
5 : 독출어드레스 지정회로 6 : n : 1병렬,직렬변환회로
7 : 출력버퍼 8, 9 : 시프트회로
101~10m: D형 플립플롭 11 : 선택회로
12 : 선택스위치
[산업상의 이용분야]
본 발명의 화상처리등의 분야에서 사용되는 라인메모리(line memory)에 관한 것으로, 특히 출력데이터레이트(out-put data rate)가 입력데이터레이트와 다른 속도변환용 라이메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
제 5 도는 종래의 속도변환용 라인메모리의 구성을 도시해 놓은 블록도이고, 제 6 도는 그 라인메모리의 동작을 설명하기 위한 것으로서 출력 데이터 레이트가 입력데이터레이트의 2배인 경우에 대한 타이밍을 도시해 놓은 타이밍챠트이다.
제 5 도에서, 직렬로 입력되는 입력데이터(Din)는 메모리셀(1)의 실제의 동작속도를 저하시키게 된다. 때문에 이와같은 경우에는 그 직렬로 입력되는 데이터를 입력버퍼(2)를 통해서 1 : n(n은 정수) 직렬,병렬변환회로(3)로 입력하여 병렬데이터로 변환하고, 그 직렬,병렬변환회로(3)로부터 출력되는 병렬데이터를 메모리셀(1)로 입력하여 기록어드레스 지정회로(write address pointer ; 4)에 의해 지정된 어드레스에 기록함으로써 그 동작속도를 1/n로 향상시키게 된다. 또한, 여기서 상기 기록어드레스 지정회로(4)는 기록클록(write clock ; WCK)에 의해 동작하는 것으로서, 상기 직렬,병렬변환회로(3)의 출력타이밍마다 기록어드레스를 증가시키면서 기록어드레스를 지정하고, 그 기록어드레스의 소정 정수회째의 증가타이밍마다 입력되는 기록어드레스 리셋트신호(WR)에 따라 기록어드레스를 "0"으로 복귀하여 새로운 기록주기를 시작하게 된다.
한편, 메모리셀(1)에 기록된 데이터는 독출어드레스 지정회로(5)에 의한 지정된 어드레스로부터 순차로 독출되게 되는데, 이때 상기 독출어드레스 지정회로(5)는 독출클록(RCK)에 따라 동작함과 더불어 기록어드레스의 증가주기보다 입력데이터와 출력데이터의 레이트비배만틈 짧은 주기로 독출어드레스를 증가시키면서 독출어드레스를 지정하게 되고, 또한 독출어드레스의 소정 정수회째의 증가타이밍마다 입력되는 독출어드레스 리셋트신호(RR)에 따라 독출어드레스를 "0"으로 복귀하여 새로운 독출주기를 개시하게 된다.
메모리셀(1)은 동일한 수의 번지를 갖는 2개의 메모리영역(도시되지 않음)을 갖추고 있는데, 이때 이 메모리셀(1)에 대한 기록은 2개의 메모리영역에 교대로 행해지게 되고, 독출은 기록이 실행되고 있지 않는 메모리영역에 대해 행해지게 된다. 또한, 입력데이터(Din)에 대한 출력 데이터(Dout)의 레이트비가 예컨대 2배인 경우 독출속도는 기록속도의 2배가 되므로 1개의 기록주기중에 독출주기가 2회 반복되게 되는데, 이 경우 기록어드레스 리셋트신호(WR)의 입력시점에서 기록주기가 개시된 후, 2번째 독출어드레스 리셋트신호(RR)의 입력시점에서 기록주기 및 2회의 독출주기가 완료되어 기록이 행해지는 영역과 독출이 행해지는 영역이 교체되게 된다.
그리고, 메모리셀(1)로부터 독출된 데이터는 n : 1병렬,직렬변환회로(6)에 입력되고, 그 동작속도가 메모리셀(1)의 독출속도의 n배인 병렬,직렬변환회로(6)의 출력이 출력버퍼(7)를 통해서 출력데이터(Dout)로서 직렬로 출력된다.
이상의 동작을 제 6 도에 도시된 타이밍챠트를 이용해서 설명한다. 통상은 제 6a 도에 도시된 바와같이 기록어드레스 리셋트신호(WR)와 독출어드레스 리셋트신호(RR)가 동시에 입력되고, 그 시점으로부터 메모리셀(1)의 한쪽 영역에 입력데이터(Din ; 예컨데 B1, B2, ..., Bm)의 기록이 시작되면서, 동시에 다른 쪽의 여역으로부터 그 영역이 이미 기록되어 있던 입력데이터(예컨데 A1, A2, ..., Am)의 독출이 시작되게 된다. 그런데, 이때 상술한 바와같이 독출속도는 기록속도의 2배이므로 새로운 입력데이터(B1, B2, ..., Bm)의 기록주기중에 앞서 기록된 입력데이터(A1, A2, ..., Am)의 독출주기가 2회 반복된다. 그리고 기록어드레스 리셋트신호 (WR)가 입력된 후 2번째 독출어드레스 리셋트신호(RR)가 입력되는 시점에서 기록과 독출대상의 메모리 영역이 교체되어 바로 전에 기록이 행해진 영역으로부터 데이터(B1, B2, ..., Bm)의 독출이 개시되고, 바로 전에 독출이 행해진 영역에 대해서는 다음 입력데이터(C1, C2, ..., Cm)의 기록이 개시된다.
제 6b 도는 제 6a 도에 대해, 예컨대 출력데이터(Dout)와 소정의 다른 데이터와의 다이밍일치를 위해 출력데이터(Dout)의 타이밍을 시프트시킨 경우의 타이밍챠트를 도시해 놓은 도면으로, 종래에는 상술한 동작시에 제 6b 도에 타이밍챠트로 도시해 놓은 바와같이 독출어드레스 리셋트신호(RR)의 입력타이밍을 시프트시키도록 되어 있기 때문에, 독출어드레스 리셋트신호(RR)의 시프트량과 동일한 양만큰 출력데이터타이밍이 시프트되게 된다.
그러나, 상술한 바와같이 종래 기술에서는 출력데이터의 타이밍을 시프트시키는 경우, 그 시프트량과 동일한 양만큼 독출어드레스 리셋트 신호(RR)를 시프트시키게 되는데, 이와같이 독출어드레스 리셋트신호(RR)을 시프트시키는 경우에는 제 6b 도에 타이밍챠트로 도시해 놓은 바와같이 기록어드레스 리셋트신호(WR)와 독출어드레스 리셋트신호 (RR)사이에 시간적으로 차이가 생기게 된다. 즉, 예를들어 제 6b 도에 도시된 타이밍챠트에서 독출어드레스 리셋트신호(RR)는 기록어드레스 리셋트신호(WR) 다 입력데이터(Din)의 2클록분만큼 선행하게 된다.
따라서, 이와같은 경우 상술한 바와같이 기록어드레스 리셋트신호(WR)후의 2번째 독출어드레스 리셋트신호(RR), 예컨대 타이밍챠트의 좌단의 독출어드레스 리셋트신호(RR)의 입력시점에서 기록과 독출대상의 메모리영역이 교체되게 되므로 좌단의 독출어드레스 리셋트신호(RR)의 입력시점이후에 기록되는 데이터(Am-1, Am)는 그 전에 기록된 데이터(A1, A2, ..., Am-2)와는 다른 메모리영역에 기록되게 되고, 그 결과 좌단의 독출어드레스 리셋트신호(RR)에서 시작되는 독출주기에서는 데이터(A1, A2, ..., Am-2)가 독출된 후 데이터(Am-1, Am)가 독출되지 않고 다른 데이터(타이밍챠트에서 "X"로 나타낸 데이터)가 독출되게 된다. 또한 이러한 일은 모든 독출주기에 대해 동일하게 발생하게 된다.
이와같이 종래의 속도변환용 라인메모리에 있어서는 독출어드레스 리셋트신호(RR)를 시프트시키게 되면 기록어드레스 리셋트신호(WR)와 독출어드레스 리셋트신호(RR)사이에 시간적인 차이가 발생하게 됨으로써, 그 어긋난 기간중에 기록된 데이터가 출력데이터내에서 누락되게 되는 문제가 생기게 된다.
더욱이, 종래의 속도변환용 라인메모리에 있어서는 그 라인메모리의 동작속도를 고속화하기 위해 상술한 바와같이 기록시에 1 : n의 직렬,병렬변환을 실행해서 입력데이터(Din)의 n클록마다 메모리셀로 기록을 실행하게 되는데, 이 경우 임의의 어드레스로의 기록동작도중에 기록과 독출대상으로 있는 메모리영역이 교체되지 않도록 하기 위해서는 독출어드레스 리셋트신호(RR)와 기록어드레스 리셋트신호(WR)간의 시간적 차이를 독출어드레스의 증가주기와 동일하게 또는 그 정수배로 해야만 한다. 때문에 독출어드레스 리셋트신호(RR)의 시프트는 입력데이터(Din)의 n클록단위로 실행되어야만 하므로, 입력데이터(Din)의 n클록단위로만 데이터출력타이밍을 시프트시킬 수 있게 된다.
[발명의 목적]
이에, 본 발명은 상기한 사정을 감안해서 발명된 것으로, 출력타이밍을 종래보다 미세한 시간폭으로 시프트하는 것이 가능하고, 또 출력데이터가 잘못 독출되는 것을 방지할 수 있도록 된 속도변환용 라인메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 속도변환용 라인메모리는 입력데이터를 소정 레이트로 메모리셀의 각 어드레스에 순차적으로 기록하는 기록수단과 상기 레이트와는 다른 레이트로 상기 메모리셀의 각 어드레스내의 데이터를 순차적으로 독출하는 독출수단을 구비한 속도변환용 라인메모리에 있어서, 상기 기록수단에 의해 소중 주기마다 실행되는 데이터기록어드레스의 리셋트타이밍을 시프트시키는 시프트수단과, 상기 독출수단에 의해 소정주기마다 실행되는 데이터독출어드레스 리셋트타이밍을 시프트시키는 시프트수단을 구비함과 더불어, 상기 양 시프트수단의 시프트량이 동일한 양으로 설정되도록 한 구성으로 되어 있다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 데이터출력타이밍을 시프트시키기 위해 독출어드레스의 리셋트타이밍을 시프트시키는 경우 기록어드레스의 리셋트타이밍도 상기 시프트량과 동일한 양만큼 시프트시킬 수 있게 된다. 즉, 독출어드레스 리셋트타이밍과 기록어드레스 리셋트타이밍을 일치시키면서 그 양 리셋트타이밍을 시프트시킬 수 있게 된다. 또한 이와같이 양 어드레스의 리셋트타이밍을 일치시키면서 시프트시키는 경우에는 그 시프트량에 입출력데이터의 레이트비를 곱한 값만큼 시프트량을 감소시켜 데이터출력타이밍을 시프트시킬 수 있게 된다.
또한, 기록어드레스 리셋트타이밍과 독출어드레스의 리셋트타이밍이 일치한다는 것은 기록주기의 종료시기와 메모리영역의 교체시기가 일치한다는 것을 의미하므로, 종래와 같이 기록주기의 종료전에 메모리의 기록과 독출대상영역이 교체되거나, 독출된 출력데이터의 일부가 누락되는 것과 같은 일이 발생되지 않게 된다.
더욱이, 기록어드레스의 리셋트타이밍과 독출어드레스의 리셋트타이밍이 일치한다는 것은 양 리셋트타이밍간의 시간차이를 독출어드레스의 증가주기의 정수배로 설정해야 하는 것과 같은 제약을 받지 않는다는 것을 의미하므로, 기록 및 독출어드레스 리셋트타이밍의 시프트를 입력데이터의 1클록 단위로 실행할 수 있게 되고, 이때 상술한 바와같이 데이터출력타이밍의 시프트량은 어드레스 리셋트타이밍의 시프트량에 입출력데이터레이트비를 곱한 값으로 감소되기 때문에 데이터출력타이밍의 시프트를 종래보다 미세한 단위로 실행할 수 있게 되며, 특히 입력데이터와 출력 데이터의 레이트비가 2인 통상의 이용법의 경우에는 출력데이터의 1클록 기본단위로 해서 데이터출력타이밍을 시프트시킬 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다. 제 1 도는 본 발명의 1실시예에 따른 속도변환용 라인메모리의 구성을 도시해 놓은 블록도이고, 제 2 도는 제 1 도에 도시된 속도변환용 라인메모리의 타이밍챠트로서 출력데이터레이트가 입력데이터레이트의 2배의 경우의 타이밍을 도시해 놓은 것이다.
제 1 도에 있어서, 입력데이터(Din)는 입력버퍼(2)를 통해서 1 : n(n은 정수) 직렬,병렬변환회로(3)에 직렬로 입력되는데, 이 직렬,병렬변환회로(3)는 입력데이터(Din)의 레이트에 비례한 레이트로 입력되는 기록 클록(WCK)에 의해 동작하고, 그 입력동작속도는 입력데이터(Din)의 레이트와 동일하며, 출력동작속도는 입력동작속도의 1/n로 된다. 그리고 동작속도가 1/n로 된 직렬,병렬변환회로(3)의 출력은 메모리셀(1)에 입력되어 기록어드레스 지정회로(4)에 의해 지정된 어드레스에 기록된다.
또한 상기 기록어드레스 지정회로(4)는 기록클록(WCK)에 따라 동작하는 것으로서, 상기 직렬,병렬변환회로(3)의 출력타이밍마다 기록어드레스를 증가시키면서 기록어드레스를 지정하고, 기록어드레스의 소정 정수회째의 증가타이밍마다 발생되는 기록어드레스 리셋트신호(WR)를 시프트회로(8)에서 시간적으로 시프트시킨 기록어드레스 리셋트신호(WR')의 입력에 따라 기록어드레스를 "0"으로 복귀시킴으로써 새로운 기록주기를 시작하게 된다.
한편, 메모리셀(1)에 기록된 데이터는 옥출어드레스 지정회로(5)에 의해 지정된 어드레스로부터 순차적으로 독출되는데, 여기서 상기 독출 어드레스 지정회로(5)는 출력데이터(Dout)의 레이트에 비례한 레이트로 입력되는 독출클록 (RCK)에 따라 동작하는 것으로서, 기록어드레스의 증가주기보다 입력데이터와 출력데이터의 레이트비배만큼 짧은 주기로 독출어드레스를 증가시키면서 독출어드레스를 지정하고, 독출어드레스의 소정 정수회째의 증가타이밍마다 발생되는 독출어드레스 리셋트신호(RR)를 시프트회로(9)에서 시간적으로 시프트시킨 독출어드레스 리셋트신호(RR')의 입력에 따라 독출어드레스를 "0"으로 복귀시킴으로써 새로운 독출주기를 시작하게 된다.
시프트회로(8)는 그 시프트량의 가변단위를 결정하기 위한 기록클록(WCK)을 입력받아 기록클록(WCK)의 1클록단위, 즉 입력데이트(Din)의 1클록단위로 시프트량을 가변시킬 수 있도록 되어 있고, 또 시프트회로(9)는 그 시프트량의 가변단위를 결정하기 위한 독출클록(RCK)을 입력받아, 기록클록(WCK)의 1클록단위, 즉 출력데이터(Dout)의 1클록단위로 시프트량을 가변시킬 수 있도록 되어 있다.
즉, 제 3 도는 상기한 시프트회로(8, 9)의 회로구성의 일례를 도시해 놓은 회로도로, 제 3 도에 도시된 바와 같이 시프트회로(8)는 다단으로 종속접속된 D형 플립플롭(101~10m)으로 이루어진 시프트 레지스터를 구비하고 있는데, 이 시프트 레지스터의 각단 플립플롭(101~10m)의 클록단자에는 기록클록(WCK)이 인가되고, 초단플립플롭(101)의 D입력단자(D1)에는 기록어드레스 리셋트신호(WR)가 인가된다. 따라서 기록어드레스 리셋트신호(WR)는 기록클록(WCK)이 1클록입력될 때마다 시프트 레지스터의 후단으로 순차 이행되게 된다.
또한 상기 초단플립플롭(D1)의 D입력단자(D1) 및 각 플립플롭(101~10m)의 출력단자(Q1~Qm)는 선택회로(11)의 입력단자에 접속되는데, 이 선택회로(11)는 상기 플립플롭회로(101~10m)의 입력신호중 1개를 선택해서 기록어드레스 리셋트신호(WR')로서 출력하게 된다. 그리고 이러한 선택회로(11)에 의한 선택은 선택스위치(12)로부터의 코드신호를 근거로 해서 실행하게 된다.
여기서, 상기 선택회로(11)는 예컨대 복수의 데이터 입력단자와 1개의 데이터 출력단자 및 소정 개수의 제어신호 입력단자를 갖춘 멀리플렉서(multiplexer)등으로 실현할 수 있는데, 이러한 경우에는 멀티플렉서의 데이터 입력단자에 복수의 단자(D1, Q1~Qm)를 각각 접속하고, 제어신호 입력단자에 후에 설명하는 선택스위치(12)로부터의 코드신호를 인가함으로써 데이터 출력단자로부터 소정 양만큼 시프트된 기록어드레스 리셋트신호(WR') 또는 독출어드레스 리셋트신호(RR')를 얻을 수 있게 된다.
또 선택스위치(12)는 예컨대 수동으로 조작되는 스위치군을 갖추고서 이들 스위치의 온/오프에 대응된 코드신호를 출력하게 되는 바, 이러한 수동동작 스위치의 일예로서는 로터리스위치와 표시부 및 코드신호를 생성하는 배선기판이 일체화된 디이탈 섬휠 스위치(digital thumbwheel switch)등을 들 수 있다.
그리고, 이 선택스위치(12)에 의해 초단플립플롭(101)의 출력(Q1)이 선택된 경우와 3단째 플립플롭(103)의 출력(Q1)이 선택된 경우의 각 기록어드레스 리셋트신호(WR')를 각각 제1경우와 제2경우로서 제 4 도에 도시해 놓았는 바, 제 4 도로부터 기록어드레스 리셋트신호(WR')는 기록클록(WCR)의 1클록단위로 연장시킬 수 있다는 것을 알 수 있다. 또한 출력측의 시프트회로(9)도 상술한 시프트회로(8)와 마찬가지고 구성되어 있다.
시프트회로(8)와 시프트회로(9)의 시프트량은 서로 동알하게 되도록 각각의 선택스위치(12)에 의해 설정된다. 또한, 양 시프트회로(8, 9)가 동일한 선택스위치(12)를 공용하도록 하여 자동적으로 시프트량이 동일하게 되도록 구성할 수도 있는데, 이와같이 시프트량이 동일하도록 설정하는 경우에는, 예컨대 출력데이터레이트가 입력데이터레이트의 2배인 경우 입력데이터(Din)의 1클록이 출력데이터(Dout)의 2클록에 상당하므로 시프트회로(9)의 시프트량의 가변은 실제로는 출력데이터(Dout)의 2클록단위로 해야 한다. 그리고 시프트회로(8, 9)의 시프트량은 데이터출력타이밍을 시프트시킨 경우에만 임의의 유한량으로 설정되고, 데이터출력타이밍을 시프트시키지 않는 경우는 "0"으로 설정된다.
예를들어, 출력데이터레이트가 입력데이터레이트의 2배인 경우, 즉 독출클록(RCK)의 주파수가 기록클록(WCR)의 주파수에 2배인 경우에는, 데이터출력타이밍을 입력데이터(Din)의 1클록분 시프트시킬 때 시프트회로(8)의 선택스위치(11)는 Q1을 선택하고 시프트회로(9)의 선택회로(11)는 Q2를 선택하게 되며, 데이터 출력타이밍을 입력데이터(Din)의 2클록분 시프트시킬 때 시프트회로(8)의 선택회로(11)는 Q2를 선택하고 시프트회로(9)의 선택회로(11)는 Q4를 선택하게 된다. 또한 이와같은 선택회로(11)에 의한 선택은 최종단의 D형 플립플롭(10m)의 출력(Qm)을 기준으로 하여 고려할 수 있는 바, 이 경우에는 데이터출력타이밍을 시프트시키지 않을때 시프트회로(8)(9)의 각 선택회로(11)는 Qm을 선택하게 되고, 데이터출력타이밍을 입력데이터(Din)의 그 클록분 시프트시킬때 시프트회로(8)의 선택회로(11)는 Qm-4선택하고 시프트회로(9)의 선택회로(11)는 Qm-4를 선택하게 된다.
메모리셀(1)은 제 5 도에 도시된 종래의 메모리셀(1)과 동일한 것으로서, 즉 동일한 어드레스수를 갖는 2개의 메모리영역을 갖추고, 이 2개의 메모리영역에 교대로 기록이 행해지며, 기록이 행해지지 않는 메모리 영역에 대해서는 독출이 실행되게 된다. 또한 예를들어 출력데이터레이트가 입력데이터레이트의 2배인 경우, 1개의 기록주기사이에 독출주기는 2회 행해지게 되고, 이 2회의 독출이 종료된 시점에서 독출어드레스 리셋트신호(RR')에 의해 기록과 독출대상의 메모리영역이 교체되게 된다.
한편, 메모리셀(1)로부터 독출된 데이터는 n : 1병렬,직렬변환회로(6)에 입력되는데, 이 병렬,직렬변환회로(6)는 독출클록(RCK)에 의해 동작하는 것으로서, 그 입력동작속도는 메모리셀(1)의 독출속도와 동일하고, 출력동작속도는 입력동작속도의 n배, 즉 출력데이터(Dout)의 레이트와 동일하다. 또한 이 병렬,직렬변환회로(6)의 출력은 출력버퍼(7)를 통해 출력데이터(Dout)로서 직렬로 출력된다.
이어, 상기한 구성에 따른 동작을 제 2 도에 도시된 타이밍챠트를 참조해서 설명한다. 단 제 2a 도는 시프트회로(8, 9)의 시프트량을 "0"으로 한 경우이고, 제 2b 도는 데이터출력타이밍을 시프트시키기 위해 시프트회로(8, 9)의 시프트량을 입력데이터(Din)의 2클록으로 설정한 경우의 각 타이밍을 도시해 놓은 것이다.
제 2a 도의 경우는 이미 설명한 제 6a 도의 경우와 동일하다. 즉, 예를들어 기록어드레스 리셋트신호(WR')에 의해 데이터(B1, B2, ..., Bm)의 기록이 개시되면, 이와 동시에 입력되는 독출어드레스 리셋트신호(RR')에 의해 전에 기록되어 있던 데이터(A1, A2, ..., Am-2)의 독출이 개시되고, 그 독출이 2주기 완료되면 기록주기도 완료되게 된다. 그리고 상기 독출 및 기록주기의 완료후에는 동시에 입력되는 양 리셋트신호(WR', RR')에 의해 다음 데이터(C1, C2, ..., Cm)의 기록과 바로 전에 기록된 데이터(B1, B2, ..., Bm)의 독출이 개시되는 것과 같은 방식으로 동작이 반복되어 행해지게 된다.
제 2b 도에 도시된 타이밍챠트는 상기 제 2a 도의 경우에 대해 독출 어드레스 리셋트신호(RR')를 입력데이터(Din)의 2클록[즉, 출력데이터(Dout)의 4클록]만큼 시프트시킨 경우를 도시해 놓은 것으로, 이 경우에는 상술한 바와같이 기록어드레스리셋트신호(WR')도 독출어드레스 리셋트신호(RR')와 동일한 양만큼 시프트 되어 양 리셋트신호(WR', RR')의 타이밍일치는 계속 유지되게 된다.
즉, 이 타이밍챠트에 있어서 예컨대 좌단의 기록어드레스 리셋트신호(WR')의 입력시점을 고려해 보면, 이 기록어드레스 리셋트신호(WR')의 입력시점으로부터 개시되는 기록주기는 제 2a 도의 경우보다 2데이터전의 데이터(Am-1)로부터 개시되게 된다. 그런데, 이때 그 전의 기록 주기에서는 데이터(Am-1)앞의 데이터(Zm-1, Zm, A1, A2, ..., Am-2)가 기록되어 있으므로 좌단의 독출어드레스 리셋트신호(RR')에 의해 개시되는 독출주기에는 데이터(Zm-1)로부터 독출이 개시되게 된다. 여기서 이 최초의 데이터(Zm-1)의 독출시점은 제 2a 도의 경우에서의 최초의 데이터(A1)의 독출시점보다 기록어드레스 리셋트신호(WR', RR')의 시프트량, 즉 출력데이터(Dout)의 4클록분만큼 선행한 시점으로 되게 된다. 따라서 데이터(Zm-1)보다 2클록후에 독출되는 데이터(A1)는 제 2a 도의 경우에서의 동일한 데이터(A1)의 독출시점보다 출력데이터의 2클록분만큼 선행하게 되고, 이것은 또한 다른 모든 데이터에 대해서도 마찬가지로 된다. 즉, 리셋트신호(WR', RR')를 입력데이터(Din)의 2클록분만큼 시프트시키게 되면, 이것에 의해 입력데이터(Din)의 1클록분의 시프트량이 데이터출력타이밍에 생기게 된다. 이를 다시 말하면, 리셋트신호(WR' RR')의 시프트량에 출력데이터의 입력데이터에 대한 레이트비(본 예에서는 2)를 곱한 값으로 시프트량을 감소시킨 값, 즉 입출력데이터레이트에서 1을 뺀값에 시프트량을 곱한 값에 해당하는 시프트량이 데이트출력 타이밍에 발생하게 된다. 그리고, 이 경우 리셋트신호(WR', RR')의 시프트는 입력데이터의 1클록단위로 행할 수 있기 때문에 그 리셋트신호(WR', RR')의 시프트량에 상기 입출력레이트비에서 1을 뺀 값을 곱한 값, 즉 출력데이터의 1클록이 데이터출력타이밍의 시프트량의 가변단위로 되게 된다.
따라서, 좌단의 기록어드레스 리셋트신호(WR')에 의해 개시된 데이터(Am-1)에 의해 개시되는 기록주기는 데이터 Am, B1, B2, ... 순으로 진행하여 데이터 Bm-2의 기록으로 완료되고, 이 동안에 전의 기록주기에서 기록된 데이터(Zm-1, Zm,A1,A2, ..., Am-2)에 대한 독출주기가 2회 실행되게 되며, 이 2회의 독출주기의 완료에 의해 다음의 기록어드레스 리셋트신호(WR') 및 독출어드레스 리셋트신호(RR')가 동시에 입력되어 다음의 기록주기 및 독출주기가 개시되게 된다. 이와같이 해서 입력데이터(Din)가 그 입력된 순서에 따라 독출되어 출력데이터(Dout)로서 출력되므로 출력데이터(Dout)의 일부가 누락되는 일이 없어지게 된다.
또, 상기 실시예에서는 출력데이터레이트가 입력데이터레이트의 2배인 경우를 예로 들어 설명했지만, 본 발명은 이에 한정되지 않고 출력데이터레이트가 입력데이터레이트의 2배 이상인 경우에도 적용할 수 있다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 입력데이터레이트와 출력데이터레이트가 서로 다른 라인메모리에 있어서, 독출어드레스 리셋트타이밍을 시프트시키는 경우에는 기록어드레스 리셋트타이밍도 시프트되어 독출어드레스의 리셋트타이밍과 기록어드레스 리셋트타이밍이 일치되도록 구성되므로, 출력데이터의 일부가 누락되지 않도록 하면서 데이터출력타이밍을 시프트시킬 수 있게 되고, 또 그 시프트량을 입출력데이터레이트비에서 1을 뺀 값에 상당하는 출력데이터의 클록수단위로 설정할 수 있게 된다.

Claims (1)

  1. 입력데이터를 소정 레이트로 메모리셀(1)의 각 어드레스에 순차적으로 기록하는 기록수단(3)과 상기 레이트와는 다른 레이트로 상기 메모리 셀(1)의 각 어드레스내의 데이터를 순차적으로 독출하는 독출수단(6)을 구비한 속도변환용 라인메모리에 있어서, 상기 기록수단(3)에 의해 소정 주기마다 실행되는 데이터기록어드레스의 리셋트타이밍을 시프트시키는 시프트수단(8)과, 상기 독출수단(6)에 의해 상기 소정 주기마다 실행되는 데이터독출어드레스 리셋트타이밍을 시프트시키는 시프트수단(9)을 구비함과 더불어, 상기 양시프트수단(8)(9)에 의한 시프트량이 동일한 양으로 설정되도록 구성된 것을 특징으로 하는 속도변환용 라인메모리.
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