SU1001101A1 - Устройство дл распределени заданий процессорам - Google Patents

Description

1

Устройство относитс  к вычислитель- ной технике и может быть использовано при автоматизации выбора очередной программы из информационно св занного набора программ дл  решени  в управл ющей многопроцессорной вычислительной системе.

Известно устройство дл  выбора задач в целевой системе обработки данных, содержащее дешифратор индекса задач, регистр данных, элементы И, ИЛИ, элементы запрета, триггерный узел пам ти, блок имитации дуг и вершин графа, регистры результата и элементы задержки 1 .

Однако данное устройство обладает низкой надежностью, так как при выборе очередной программы дл  реализации в вычислительной системе учитывает информационнзгю св зность графа набора решаемых задач и не учитывает весов дуг, в качестве которых могут быть вз ты времена реализации программ.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  распределени  заданий процесс рам, содержащее матрицу триггеров, г&нератор тактовых импульсов, пе{жый и второй элементы И, схему начального пуска, второй триггер, шифратор, по чиолу столбцов матрицы третьи элементы И, третьи триггеры, первые счетчики, четвертые элементы И, четвертые триггеры, счетчики, грушш п тых элементов И, п тые триггеры С 2.

Недостатком известного устройства  вл етс  низка  надежность.

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  распределени  за-. Дани  процессорам, содержащее блок пам ти , шифратор, три группы элементов И, первую группу элементов ИЛИ-НЕ, три группы триггеров, две группы счетчиков , генератор импульсов, два элемента И и два триггера, причем группа входов считывани  блока пам ти .нена с выходами переполнени  одноименных счетчиков первой группы и входами одноименных триггеров первой группы выходы которых соединены с первыми входами одноименных элементов И группы и с входами первого элемента И, выход которого соединен с входом первого триггера, выход которого соединен с входом сброса второго триггера и с управл ющим входом шифратора , информационные выходы которого сое динены с единичными входами одноименных триггеров второй группы, выход первого из которых  вл етс  первым и№формационным выходом группы информационных выходов устройства и соединен входом первого триггера третьей группы выход которого и выходы всех остальных триггеров третьей группы соединены с первыми входами одноименных элементов И второй группы, вторые входы и выходы которых соединень соответственно с выходами переполнени  счетчиков второй группы и с информационными входами шифратора, единичный выход второго триг гера соединен с соответствующим входом первого элемента И, вход запуска устрой ства соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом генератора Шу1пульсов, с входами элементов И первой группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами одноименных элементов ИЛИ-НЕ первой группы, входы которых соединены с соответствующими группами выходов блока пам ти, выходы элементов И первой группы соединены со счетными входами одноименных счетчиков второй груп пы, тактовый вход устройства соединен с тактовыми входами триггеров второй груп ПВ1, введены группа элементов ИЛИ и втора  группа элементов ИЛИ-НЕ, причем единичные выходы первого и второго триггеров второй группы соединены с входами соответствующего элемента ИЛИ группы, выход каждого i -го элемента ИЛИ группы соединен с первым входом ( i +1)-го элемента ИЛИ-НЕ второй груа пы и с первым входом (i И)-го адемента ИЛИ грутшы, вторые входы -t -х эпементов ИЛИ грушш, начина  с второго , соединены с единичными выходами (т +1)-х триггеров второй группы, ну- левые выходы триггеров второй группы соединены с вторыми входами соответ- j ствующих элементов ИЛИ-НЕ второй группы; выходы элементов ИЛИ-НЕ второй группы соединены с входами одноименных триггеров третьей группы и  вл ютс  со-; ответствующими выходами группы информационных выходов устройства. На чертеже представлена структурна  схема устройства. Устройство содержит группу информационных выходов 1 устройства, блок 2 пам ти, группу элементов ИЛИ-НЕ 3, группу элементов И 4, группу счетчиков 5, группу триггеров 6, группу элементов И 7, группу счетчиков 8, группу т риггеров 9, группу элементов И 10, группу триггеров 11, группу элементов ИЛИ 12, группу элементов ИЛИ-НЕ 13, шифратор 14, тактовый вход 15 устройства, генератор 16 импульсов, элемент И 17, триггер 18, элемент И 19, триггер 2О,вход 21 запуска устройства. Устройство работает следующим, образом . Первоначально в блок 2 заноситс  информаци  о топологии моделируемого графа, триггеры 6, 9, 11 и 20, счетчики 8 наход тс  в нулевом состо нии. В счетчики 5 соответствующих вершин графа занос тс  числа импульсов, дополн ющие веса вершин до полной емкости счетчиков. После занесени  исходной инр формации на входах элементов ИЛИ-НЕ 3 будут высокие потенциалы. Это объ сн етс  тем, что в однонаправленном графе без циклов и петель конечные вершины не. содержат выход щих ветвей. Первоначально в устройстве происходит определение величин максимальных путей из данной вершины до конечной вершины графа, описывающего набор информационно св занных задач. При этом с по вле- нием пускового сигнала на входе 21 триггера 18 импульсы с выхода генератора 16 через элемент И 17 поступают на входы элементов И 4 и 7, а далее на все счетчики 8, гак как в исходном состо нии все триггеры 6 наход тс  в нулевом состо нии, а первые входы элементов И 7 подключены к нулевым выходам триггеров 6. Кроме того,счетные импульсы поступают через элементы И 4 на счетчики 5. Поэтому на выходе .соответствующих элементов ИЛИ-НЕ 3 будет высокий потешгаал, за счет чего на входе одноименного элемента И 4 будет высокий потенциал.

Отсчигав число импульсов, пропорниональное весу моделируемой вершины, счетчик 5 переполн етс , устанавливает в единичное состо ние соответствуюпшй триггер 6. Переброс триггера б в единич ное состо ние обеспечивает прекращение подучи счетных импульсов через элемент И 7 на вход {Ьгистрирующего счетчика 8. Вычислительный процесс продолжаетс  до тех пор, пока на выходах всех триггеров 6 не будут присутствовать низкие потенциалы. На выходе элемента И 19 будет низкий потенциал, в резутштате чего прекращаетс  подача счетных импульсов с выхода генератора 16 через элемент И 17 на входы элементов И 4 и 7.

С выхода триггера 20 высокий потенциал подаетс  на управл емый вход шифратора 14, который обеспечивает по вление высокого потенциала на одном или -

нескольких своих выходах, который соответствует макс мальному коду, хран щемус  на одноименном счетчике 8. На вход шифратора 14 коды со счетчиков 8 подаютс  через элементы И 10, на входы которых подаетс  высокий потенциал с нулевых Ыз1ходов триггеров 9. В реззшьтате на триггерах 11 устана&ливаетс  код, содержащий набор нулей и одной или нескольких единиц. Наличие эл|Ментов ИЛИ 12 и элементов ИЛИ-НЕ 13 I обеспечивает по вление высокого поте циала только на одном вз выходов устройства , что необходимо при по влении единичного сигнала одновременно на нескольких триггерах 11. Высокий потенциал на выходе соответствует позихгаонному номеру очередной задачи информационно cв зaннo o пакета, котора  должна затем решатьс  процессором вычислител ной системы. Одновременно в единичное состо ние перебрасываетс  соответствук щий триггер 9.

После выбора одной из программ набора дл  реализации в №1числительной системе на вход 15 устройства подаетс  высокий потенциал, по которому все триггеры 11 перебрасываютс  в нулевое состо ние. Далее подача кода со счетчвков 8 на вход шифратора 14 прекращает с  и на триггерах 11 записываетс  другой код, по которому на выходах определ ютс  позиционные номера очередных решаемых задач.

Применение предлагаемого ввобретеш  позвол ет повысить быстродействие и надежность работы устройства.

Claims (2)

1.Авторское свидетельство СССР № 664175, кл. Q 06 F 15/20. 1976.

2.Авторское свидетельство СССР по за вке № 3222438/18-24,

кл. G 06 F 15/20, 1980 (прототип).