SU1485268A1 - Устройство для/ моделирования вычислительных систем - Google Patents

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем.

Цель изобретения - расширение · функциональных возможностей устройства за счет обеспечения возможности моделирования обработки заданий по алгоритмам различной сложности.

На чертеже изображена схема устройства.

Устройство содержит счетчик 1 заданий на обработку первого потока заданий, счетчик 2 заданий на обработку второго потока заданий, первый 3, второй 4, третий 5 и четвертый 6 счетчики обработанных заданий, первый 7 и второй 8 генераторы случайного потока импульсов, первый регистр 9 заданий на обработку, первый коммутатор 10, "блок 11 элементов ИЛИ, вто—' рой регистр 12,заданий на обработку,

2

изобретения - расширение функциональных возможностей устройства путем моделирования обработки заданий по алгоритмам различной сложности. Устройство содержит два обслуживающих прибора, каждый из которых моделирует обработку алгоритма, определяет продолжительность обработки задания. Если свободны оба обслуживающих прибора, обработка заданий любого из двух потоков заявок производится по обоим алгоритмам. В устройстве осуществляется 'раздельный подсчет заданий первого и второго потоков заданий, обработанных по простому и сложному алго- , ритмам. 1 ил. ¢5

£

второй коммутатор 13, третий коммутатор 14, первый регистр 15 памяти, первый элемент 16 задержки, первый элемент ИЛИ 17, первый триггер 18, третий регистр 19 памяти, первый 20 и второй 21 дешифраторы, четвертый коммутатор 22, второй регистр 23 памяти, второй элемент 24 задержки, второй элемент ИЛИ 25, второй триггер 26.

Устройство для моделирования вычислительной системы работает следующим образом.

I

Перед началом работы устройства через его установочный вход на установочные входы всех счетчиков поступает управляющий сигнал, обнуляющий эти счетчики импульсов. Этот же сигнал устанавливает триггеры 18 и 26 в положение "1", разрешая прохождение сигналов через коммутаторы 14 и 23. :

3

1485268

4

Б регистре 9 записан код сообщения задания на обработку первого потока заявок. В регистре 12 записан разрядный код сообщения (задания на $ обработку) второго потока заявок.

Генератор 7 случайного потока импульсов генерирует последовательность случайных импульсов определяющих случайный поток кодов первого потока на выходе коммутатора 10. Генератор 8 случайного потока импульсов генерирует последовательность случайных импульсов, определяющих случайный поток кодов второго потока на выходе 15 коммутатора 13.

Объединение двух информационных потоков в один общий поток осуществляется блоком 11 элементов ИЛИ. Количества сообщений каждого потока под- 20 считываются счетчиками 1 и 2.

Код сообщения (задайия на обработку) с выхода блока 11 элементов ИЛИ поступает в регистр 19, который предназначен для его оперативного хране- 25 ния. С выхода регистра 19 код поступает на информационные входа коммутаторов 14 и 22. Если коммутаторы 14 и 22 открыты, то код поступает на входа регистров 15 и 23. В момент по- эд ступления кода в регистр 15 (или 23) на его управляющем выходе появляется сигнал, который устанавливает триггер 18 (или 26) в состояние "0", запрещая прохождение сигналов через коммутатор $$ 14 (или 22) на время обслуживания одного сообщения (задания на обработку) . Этот же управляющий сигнал поступает на вход элемента 16 (или 24) задержки. Через время (или

причем £^₂) сигнал с выхода элемента 16 (или 24) задержки установит триггер 18 (или 26) в состояние "1", разрешая прохождение сигналов через коммутатор 14 (или 22). Тем самым моделируется процесс потери информации во время занятости обслуживающих приборов. Если свободны оба обслуживающих прибора, то моделируется обслуживание требования к обоим алгоритмам.

С выхода регистра 1 5 (или 23) код поступает на вход дешифратора 20 (или 21), который предназначен для распознавания (классификации) сообщении (заданий на^обработку) по потокам. Количества сообщений (задания на обработку) первого потока подсчитываются счетчиками 4 и 6, а количество сообщений (заданий на обработку) второго потока подсчитываются счетчиками 3 и 5.

Таким образом, в счетчиках подсчитывается количество сообщений первого потока, обработанных по первому алгоритму (содержимое счетчика 4); количество сообщений второго потока, обработанных по первому алгоритму (содержимое счетчика 3); количество сообщений первого потока, обработанных по второму алгоритму (содержимое счетчика 6); количество сообщений второго потока, обработанных по второму алгоритму (содерхшмое счетчика 5 ) .

Таким образом, устройство позволяет моделировать процесс обработки требований по алгоритмам различной сложности.

Формула изобретения

Устройство для моделирования вычислительных систем, содержащее первый и второй регистры заданий на обработку четыре коммутатора, два генератора случайного потока импульсов, счетчик заданий на обработку первого потока заданий, счетчик заданий на обработку второго потока заданий, блок элементов ИЛИ, два элемента ИЛИ, два элемента задержки, два триггера, два регистра памяти, четыре счетчика обработанных заданий, информационные выходы первого и второго регистров заданий на обработку подключены к информационным входам соответственно первого и. второго Коммутаторов, выходы которых соединены соответственно с первой и второй группами входов блока элементов ИЛИ, выход первого генератора .случайного потока импульсов соединен с управляющим входом первого коммутатора и счетным входом счетчика заданий на обработку первого потока заданий, а выход второго генератора случайного потока импульсов подключен к управляющему входу второго коммутатора и счетному входу счетчика заданий на обработку второго потока заданий, выходы третьего и четвертого коммутаторов соединены с информационными входами соответственно первого и второго регистров памяти, управляющий выход первого регистра памяти подключен к нулевому входу первого триггера и входу первого элемента задержки, выход которого соеди1485268

нен с первым сходом первого элемента ИЛИ, выход которого подключен к единичному входу первого триггера, прямой выход которого соединен с управ- , ляющим входом третьего коммутатора, управляющий выход второго регистра памяти подключен к нулевому входу второго триггера и входу второго элемента задержки, выход которого соеди- 1 нен с первым входом второго элемента ИЛИ, выход которого подключен к единичному входу второго триггера, прямой выход которого соединен с управляющим входом четвертого коммутатора, 1 установочные входы всех счетчиков обработанных заданий, счетчика заданий на обработку первого потока заданий, счетчика заданий на обработку второго потока заданий и вторые входы первого 2 и второго элементов ИЛИ объединены и являются установочным входом устройства, отличаю /щееся тем, что, с целью расширения функциональных возможностей за счет моделирования обработки заданий по алгоритмам различной сложности, оно дополнительно содержит третий регистр памяти и два дешифратора, причем информационные входы третьего регистра памяти соединены соответственно с выходами блока элементов ИЛИ, а информационные выходы третьего регистра памяти подключены соответственно к информационным входам третьего и четвертого коммутаторов, входы первого и второго дешифраторов соединены с информационными выходами соответственно первого и второго регистров памяти, первый и второй выходы первого дешифратора подключены к счетным входам соответственно первого и второго с*четчиков обработанных заданий, а первый и второй выходы второго дешифратора подключены к счетным входам соответственно третьего и четвертого счетчиков обработанных заданий.

1485268

Claims (1)

1. Устройство для моделирования вычислительной системы относится к цифровой вычислительной технике. Цель