SU1488828A1 - Устройство для моделирования вычислительной системы - Google Patents

Description

Изобретение относится к цифровой вычислительной технике. Цель изобретения - расширение функциональных возможностей устройства за счет моделирования выбора алгоритма обраИзобретение относится к цифровой вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем.

Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности моделирования процесса выбора, например, алгоритма обработки с учетом частоты поступления сообщений (заданий на обработку), а также с учетом приоритета (важности) входной информации.

На чертеже представлена структурная схема устройства для моделирования вычислительной системы.

2

ботки с учетом частоты поступления сообщений.(заданий на обработку), а также с учетом приоритета (важности) входной информации. Устройство содержит пять счетчиков импульсов, генератор импульсов, генератор случайного потока импульсов, датчик случайных чисел, блок сравнения, дешифратор, элемент запрета, три коммутатора, триггер, два элемента ИЛИ, четыре регистра памяти. Устройство позволяет моделировать работу вычислительной системы при обработке заданий по сложному алгоритму обработки с переключением на простой алгоритм обработки неприоритеткых заданий в с случае превышения их частоты поступления некоторой наперед заданной.

1 ил.

Устройство для моделирования вычислительной системы содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку,

. генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 11 памяти, .третий регистр 12 памяти, третий 13 ^!и второй 14 коммутаторы, дешифратор 15, второй регистр 16 памяти, эле'мент 17 запрета, счетчик 18 импульсов, блок 19 сравнения, счетчик 20

сложных заданий на обработку, счетчик 21 простых заданий на обработку.

8288811“° Ж*

з 1488828

4

Устройство для моделирования вычислительной системы работает следующим образом.

Перед началом работы устройства в регистр 16 записывается код пороговой частоты поступления заданий на обработку. Затем через установочный вход устройства на установочные входы счетчиков 1 и 18 импульсов поступает управляющий сигнал, Обнуляющий эти счетчики.

Датчик 5 случайных чисел генерирует η-разрядные случайные коды, которые поступают на информационный вход коммутатора 6. Генератор 4 случайного потока импульсов в случайные моменты времени генерирует управляющие импульсы, поступающие на управляющий вход коммутатора 6 и разрешаю- 20 щие прохождение случайных кодов через коммутатор 6. Таким образом, на выходе коммутатора 6 в случайные моменты времени появляются случайные коды, чем моделируется информацион- 25 ный поток, поступающий в вычислительную систему..

В момент поступления кода во входной регистр 10 на управляющем выходе регистра 10 появляется управляющий зд сигнал, поступающий на счетные входы счетчиков 1 и 18.

С первого информационного выхода регистра. 10 случайный код поступает на информационные входы коммутаторов _ 13 и 14. ³⁵

С второго информационного выхода регистра 10 т-разрядный код (1^иып) индекса приоритета поступает на вход дешифратора 15. Если поступившее со- дд общение имеет наивысший приоритет, то на выходе дешифратора 15 появляется управляющий сигнал, поступающий на счетный вход счетчика 2 импульсов и через элемент ИЛИ 8 на управляющий д$ вход коммутатора 13, разрешая прохождение кода на вход регистра 11 (на обработку по сложному алгоритму).

Счетчик 18 импульсов подсчитывает количество сообщений (заданий на обработку) на интервале времени, равном периоду следования импульсов генератора 3 импульсов. С выхода счетчика I8 импульсов подсчитанный код поступает на первый вход блока 19сравнения, на второй вход которого поступает код.пороговой частоты с выхода регистра 16. Если подсчитанный код меньше кода пороговой частоты, то управляющий сигнал с первого выхода блока 19 сравнения устанавливает триггер 7 в состояние, разрешающее прохождение кодов через коммутатор 13 (на сложный алгоритм обработки) . Если подсчитанный код больше кода пороговой частоты, то управляющий сигнал с второго выхода блока 19 сравнения устанавливает триггер 7 в состояние., разрешающее прохождение [кодов через коммутатор 14 (на простой алгоритм обработки).

При большой частоте поступления заданий на обработку, триггер 7 поддерживает открытым коммутатор 14.

Для того, чтобы каждое задание высокого приоритета только проходило через коммутатор 13, устройство содержит элемент 17 ‘запрета. Таким образом, происходит коммутация кодов на различные алгоритмы обработки в зависимости от частоты поступления кодов и от индекса приоритета.

! В моменты поступления кодов на !входьг регистров 11 и 12 на йх управляющих выходах появляются управляюдае сигналы, количества которых под¹ считываются счетчиками 20 и 21 импульсов .

Таким образом, в счетчиках записывается общее количество сообщений (заданий на обработку), поступивших в систему (содержимое счетчика 1); количество сообщений (заданий на ©выработку) , имеющих наивысший приоритет (содержимое счетчика 2); количество сообщений (заданий на обработку) , поступивших на обработку по сложному алгоритму (содержимое счетчика 20); количество сообщений (заданий на обработку), поступивших на обработку по простому алгоритму (содержимое счетчика 21).

Claims (2)

1. Формула изобретения

   Устройство для моделирования вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов, два коммутатора, генератор импульсов, счетчик импульсов, блок сравнения, два регистра памяти, первый элемент ИЛИ, выходы датчика случайных чисел соединены соответственно с информационными входами первого коммутатора, управляющий вход которого подключен к . выходу генератора случайного потока

   1488828

   импульсов, а выходы первого коммутатора подключены соответственно к информационным входам первого регистра памяти, разрядные выходы второго регистра памяти подключены соответственно к информационным входдм первой группы блока сравнения, .отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет моделирования выбора алгоритма обработки с учетом приоритета и частоты поступления заданий на обработку, оно дополнительно Содержит третий коммутатор, третий и четвертый регистры памяти, дешифратор , второй элемент ИЛИ, триг- гер и элемент запрета, причем управляющий выход первого регистра памяти соединен со счетным входом счетчика импульсов, установочный вход которого подключен к выходу первого элемента ИЛИ, а разрядные выходы счетчика импульсов соединены соответственно с информационными входами второй группы блока сравнения, вход разрешения сравнении которого подключен к выходу-генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого является установочным входом устройства, выходы "Больше" и "Меньше" блока сравнения соединены соответственно с единичным и нулевым входом триггера, инверсный

   ⁵ выход триггера подключен к информационному входу элемента запрета, выход которого соединен с управляющим входом второго коммутатора, а прямой

   1₀ выход триггера подключен к первому входу второго элемента И, второй вход которого соединен с выходом дешифратора, а выход второго элемента ИЛИ' подключен к управляющему входу

   15 элемента запрета и управляющему входу третьего коммутатора, информационные входы которого и информационные входы' второго коммутатора объединены и подключены соответственно к первой.

   *20' группе разрядных выходов первого регистра памяти, вторая группа разрядных выходов которого подключена соответственно к входам дешифратора, а выходы второго и третьего коммутато25 ров подключены к информационным входам соответственно третьего и четвертого регистров памяти, выходы которых являются соответственно первым и вторым информационными выходами
2. 3θ устройства.