SU1183981A1 - Секционный микропроцессор - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в системах управления повышенной надежности.

Целью изобретения является повышение надежности устройства.

На фиг.1 изображена схема микропроцессора·, на фиг.2 - схема блока реконфигурации; на фиг.З - схема процессорного элемента; на фиг.А - схема блока управления адресом; на фиг.5 - схема мультиплексора; на фиг.6 - схема арифметико-логического устройства; на фиг.7 и 8 - временные диаграммы работы устройства.

Микропроцессор содержит блок 1 памяти, регистр 2 микрокоманд, блок 3 микропрограммного управления, операционный блок 4, блок 5 реконфигурации.

Блок 3 микропрограммного управления содержит (п+1) блоков 6 управления адресом, (п-1) входных 7, п-выходных 8 и п-межсекционных 9 мультиплексоров.

Операционный блок 4 содержит (К+

+1)-процессорных элементов 10, а также (К-1)-входных 11, К - выходных 12 и (К+1)-межсекционных 13 мультиплексоров.

Кроме того, микропроцессор содержит ^0 группу информационных входов 14,группу информационных выходов 15, вход 16 синхронизации, вход 17 начальной установки, сигнальный выход 18. Блок 5 реконфигурации содержит дешифратор 35 19, счетчик 20, сдвиговые регистры 21 и 22, триггеры 23 и 24, группы сумматоров по модулю два 25 и 26, элемент 27 И и элемент 28 И, элемент 29 ИЛИ и элемент 30 ИЛИ. Про- 40 цессорный элемент 10 содержит инфорМационный регистр 31, группу регистров 32, дешифратор 33 приемника, мультиплексор 34, арифметико-логическое устройство 35.

Блок 6 управления адресом содержит мультиплексор 36 и сумматор 37. Мультиплексор 7 содержит две группы элементов И 38, 39 и группу элементов ИЛИ 40.

.'· Арифметико-логическое устройство 35 содержит дешифратор 41 операций, сумматор 42, группу элементов И 43, группу элементов ИЛИ 44, группу элементов НЕ 45, сдвигатель 46-, группы элементов И 47-52, группу элементов ИЛИ 53, элементы И 54 и 55, элемент ИЛИ 56.

На временных диаграммах работы устройства (фиг.7 и 8) приведены импульсы 57 на входе 16 синхронизации. устройства; сигнал 58 адреса на адресном входе блока 1 памяти микрокоманд; сигнал 59 кода микрокоманды на выходе блока 1 памяти микрокоманд; сигнал 60 кода микрокоманды на выходах регистра 2 микрокоманд; сигнал 61 на выходе дешифратора 19; сигнал 62 на выходе переноса счетчика 20; сигнал 63 на прямом выходе триггера 24; сигнал 64 на выходе элемента 30 ИЛИ; сигнал 65 на инверсном выходе триггера 23; сигнал 66 на выходе элемента 27 И; сигнал 67 на выходе элемента 28 И; сигнап 68 на сигнальном выходе 18 устройства.

Т - время считывания микрокоманды из блока 1 памяти микрокоманд.

Микропроцессор работает следующим образом.

3 1183981

4

На вход 17 начальной установки устройства подается сигнал начальной установки (фиг.7), в результате чего регистр 2, счетчик 20, триггеры 23 и 24 устанавливаются в нулевое, а 5 сдвиговые регистры 21 и 22 - в единичное состояние. На первых управляющих выходах первой и третьей групп блока 5 присутствует единичный сигнал. На остальных управляющих выхо- 10 дах первой и третьей групп блока 5 присутствуют нулевые сигналы. На управляющих выходах второй и четвертой групп блока 5 присутствуют единичные сигналы. 15

При этом фиксируется следующая конфигурация устройства. Выходные мультиплексоры 8 и 12 подключают на выход 15 устройства и на выход блока 3 микропрограммного управления сиг- 20 налы с выходов соответствующих элементов 10 и 6. Межсекционные мультиплексоры 9 и 13 подключают последовательно сигналы с выходов признаков соответствующих элементов 6 и 25 10 на входы признаков последующих элементов 6 и 10. Первые межсекционные мультиплексоры 9 и 13 подключают на входы признаков вторых элементов 6 и 10 сигналы с выходов, соответст- 30 венно (К+1)-го межсекционного мультиплексора 13 и регистра 2 микрокоманд. Входные мультиплексоры 7 и 11 подключают информационные коды на входы соответствующих элементов 6 и 10. ³⁵

При таком подключении первые элементы 6 и 11 не участвуют в работе устройства и выступают в роли резервных.

Блок 3 микропрограммного управления передает на адресный вход блока 1 памяти микрокоманд нулевой адрес 45 с адресных выходов регистра 2 микрокоманд. По нулевому адресу А1 (фиг.7, поз. 58) из блока 1 памяти микрокоманд считывается микрокоманда М1 (фиг.7, поз.59). 50

По импульсу 57 микрокоманда М1 записывается в регистр 2 микрокоманд · (фиг.7, поз.60). Все действия в микропроцессоре осуществляются по зад- 55 ним фронтам импульсов 57. Формат каждой микрокоманды показан в табл. 1.

Таблица 1

Микрокоманда

Адресная часть	Операционная часть
Адрес	Бит	Бит	Опера-	Бит
следую-	конт-	управ-	цион-	вход-
щей мик-	роля	ления	ное	ного
рокоман-		ядре-	поле	приз-
ды		сом		нака

Бит входного признака поступает с первого операционного выхода регистра 2 микрокоманд одновременно на вход переноса сумматора 42 и на вход сдвига сдвигателя 4б первого процессорного элемента 10. Битом входного признака задается значение входного переноса или входного сдвига при выполнении арифметических и сдвиговых операций. Операционное поле поступает со второго операционного выхода регистра 2 микрокоманд на входы кода управления процессорных элементов 10. Формат операционного поля показан в табл.2.

Таблица 2

Операционное поле

Поле	Поле	Поле	Поле
прием-	опе-	конс-	операций
ника	рандов	тант
резуль-
тата			•

Поле приемника результат% поступает на управляющий вход дешифратора 33. В этом поле указывается номер регистра (информационного регистра

31 или одного из группы регистров

32 общего назначения), в который записывается результат выполняемой арифметико-логической операции.

Поле операндов поступает на управляющий вход мультиплексора 34..В этом поле указывается номер источника второго операнда для выполнения арифметико-логической операции. По этому номеру мультиплексор 34 передает на свой выход или информационный код со входа 14 устройства или содержимое одного из группы регист1183981

6

ров 32 общего назначения, или содержимое поля констант. Поле констант поступает на второй вход мультиплексора 34.

Поле операций поступает на вход дешифратора 41. По коду в поле операции дешифратор 41 вырабатывает на одном из своих выходов единичный сигнал, открывая одну из групп элементов И 47-52.

Вследствие этого результат соответствующей операции с выхода сумматора 42 или с выходов групп элементов 43 И, 44 ИЛИ, 45 НЕ, или с выходов сдвигателя 46 и мультиплексора 34 поступают на информационные входы •информационного регистра 31 и группы регистров 32. Набор операций, выполняемых арифметико-логическим устройством 35 в соответствии с кодом в. поле операций, представлен в табл.З.

Таблица 3

Код операции	Выполняемая функция
000	Прямая пересылка второго операнда
001	Сложение содержимого информационного регистр 31 (первого операнда) со вторым операндом
010	Конъюнкция первого и второго операндов
011	Дизъюнкция первого и второго операндов
100	Инверсия первого операнда
101	Сдвиг вправо на один разряд первого операнда
При выполнении операции сложения на выход признаков процессорного элемента 10 поступает сигнал с выхода переноса сумматора 42, при выполнении операции сдвига - с выхода сдвига

сдвигателя 46. .

Бит управления адресом поступает с

третьего операционного выхода регистра 2 микрокоманд на соответствующие входы блоков 6. В зависимости от значения бита управления адресом определяется тип перехода (условный или безусловный) к следующей микрокоманде. Значение бита, равное единице, соответствует безусловному переходу. При этом мультиплексор 36 передает на свой выход адрес непосредственно из адресной части микрокоманды, поступающей е адресных выходов регистра 2 микрокоманд на информационные входы блоков 6. В адресной части микрокоманды задается адрес следующей микрокоманды.

, Значение бита управления адресом, равное нулю, соответствует условному переходу. При этом мультиплексор 36 коммутирует на свой выход код с выхода сумматора 37. В этом случае адрес следующей микрокоманды модифицируется в зависимости от сигнала условия, поступающего на вход переноса сумматора 37. При переполнении разрядной сетки сумматора 37 сигнал с выхода переноса сумматора 37 поступает на вход признака следующего- блока 6.

Бит контроля поступает с четвертого выхода регистра 2 микрокоманд на управляющий вход блока 5.

По импульсу 57 в регистр 2 микрокоманд записывается микрокоманда М2 (фиг.7, поз.60), считанная из блока 1 памяти микрокоманд (фиг.7, поз.59) по сформированному на выходе блока 3 микропрограммного управления адресу М2 (фиг.7, поз.58).

Принцип исполнения последующих микрокоманд аналогичен описанному.

В процессе работы устройства по ходу выполнения основной программы операционной блок 4 в характерных точках микропрограммы производит вычисление контрольной суммы (например, путем циклического сложения определенного кода) и сохраняет ее в одном из внутренних регистров 32 общего назначения. В определенном месте микропрограммы операционный блок 4 выдает код контрольной суммы на выход 15 устройства. При этом значение бита контроля, поступающего с четвертого выхода регистра 2 микрокоманд на управляющий вход блока 5 реконфигурации, равно единице. При соответствии кода контрольной суммы заданному зна’чению на выходе дешифратора 19 выра7

1183981

8.

батывается сигнал 61 (фиг.8), по которому счетчик 20 устанавливается в "О”. После этого работа устройства продолжается аналогично описанной, а счетчик 20 продолжает отсчет временного интервала с нулевого значения.

Если по какой-то причине (неправильное вычисление контрольной суммы, несовпадение момента выдачи контрольной суммы с единичным значением бита контроля и др.) счетчик 20 своевременно не устанавливается в "0”, это свидетельствует о сбойной ситуации в работе микропроцессора. Одной из наиболее вероятных причин сбойной ситуации может быть выход из строя одного из элементов 6 или 10.

В результате сбоя содержимое счетчика 20 переполняется и на его выходе переноса вырабатывается сигнал 62. Последний поступает на вход синхронизации триггера 24 и на входы синхронизации сдвига сдвиговых регистров 21 и 22. В качестве триггера 23 и 24 используются 1К-триггеры.

Вход - I является управляющим входом триггера 23, а вход - К подключен к цепи логического нуля устройства.

Входа - I и - К триггера 24 соединены между собой и являются его управляющим входом.

По сигналу 62 производится сдвиг на один разряд содержимого сдвигового регистра 21, так как на его входе разрешения сдвига присутствует единичное значение сигнала с инверсного выхода триггера 24. Содержимое сдвигового регистра 22 не изменяется (сигнал 63 на его входе разрешения сдвига равен нулю). Значение младшего разряда сдвигового регистра 21 принимает нулевое значение. Кроме того, по сигналу 62 устанавливается в ноль регистр 2 микрокоманд, а триггер 24 изменяет свое значение на противоположное (фиг.8, сигнал 63). В результате

изменения кода на выходе сдвиго-. вого регистра 21 изменяется конфигурация устройства. По нулевому сигналу с выхода младшего разряда второй группы блока 5 реконфигурации первый выходной мультиплексор 8 подключает на выход блока 3 микропрограммного управления сигнал с выхода первого (резервного) блока 6.

По нулевому сигналу с первого выхода второй группы блока 5 реконфигурации первый межсекционный мультиплексор 9 передает на вход признаков второго блока 6 сигнал с выхода признаков первого блока 6. Кроме того, по единичному значению сигнала со второго выхода второй группы блока 5 второй межсекционный мультиплексор 9 передает на вход признаков третьего блока 6 сигнал с выхода признаков первого блока 6.

В результате указанных переключений вместо второго блока 6 в работу вступает первый блок 6, и микропроцессор начинает работу с исходной точки.

Если в результате такой переконфигурации устройства сбойная ситуация не устраняется, по сигналу 62 производится сдвиг на один разряд содержимого сдвигового регистра 22. В результате этого, аналогично с предыдущей, производится новая переконфигурация устройства и вместо второго элемента 10 вступает в работу первый (резервный) элемент 10. В результате выдачи следующих импульсов 62 первый блок 6 вступает в работу вместо третьего блока 6, далее первый элемент 10 вместо третьего элемента 10, и т.д.

Подобные поочередные переключения продолжаются до тех пор, пока вышедший из строя элемент не окажется выключенным из работы, и сбойная ситуация устранится. В табл.4 показаны о значения сигналов на группах управляющих выходов блока 5 реконфигурации по мере поиска неисправного элемента.

9

1183981

10

Таблица 4

Сигналы
Первая группа	Вторая группа	Третья группа	Четвертая группа
выходов	выходов	'выходов	выходов
П...2 1 0	п ... 2 1 0		К ... 2 1 0
0...0 0 1	1 ... 1 1 1	00 ... 0 0 1	1 ... 1 1 1
0...0 1 0	1 ... 1 1 0	00 ... 0 1 0	1 ... 1 1 0
0...1 0 0	1 ... 1 0 0	00 ... 1 00	1 ... 1 0 0
1...0 0.0	1 . . .000	01 ... 0 0 0	1 ... 0 0 0
0...000	0 ... 0 0 0	10.... 000	0 ... 0 0 0

Например, неисправной оказался " один из элементов 10. Так как после замены его на резервный работа' уст- ^5 ройства продолжается правильно, на выходе дешифратора 19 вырабатывается сигнал 61. По сигналу 61 триггер 23 устанавливается в единицу и сигнал 65 принимает нулевое значение. Кроме τοго, в сдвиговый регистр 21 записываемся единичный код; содержимое регистра 22 не изменяется, так как на его входе разрешения занесения присутствует нулевой сигнал 67.

Например, сбойная ситуация возникла вторично. В этом случае возможна замена на резервную только одного из блоков 6, так как резервный элемент 10 узел использован.

По сигналу 62 производится сдвиг только в сдвиговом регистре 21, так как триггер 24 не изменяет своего значения и разрешающий потенциал (сигнал с инверсного выхода триггера 24) постоянно присутствует на входе разрешения сдвига только сдвигового регистра 2-1.

Аналогично, если первым вышедшим из строя окажется одий из блоков 6, при вторичном поиске производится сдвиг только в сдвиговом регистре 22.

При восстановлении работы устройства после вторичной замены вышедшей из строя секции по сигналу 61 занесения единичного кода ни в один из сдвиговых регистров 21 или 22 не производится, так как на входах разрешения занесения обоих сдвиговых регистров присутствуют нулевые сигналы 66 и 67.

Если в результате полного перебора всех элементов сбойная ситуация не устраняется, на сигнальный выход 18 устройства поступает сигнал 68 с выхода переноса одного из сдвиговых регистров 21 или 22. Наличие этого сигнала свидетельствует о неработоспособности устройства по причине либо не связанной с выходом из строя одного из микропроцессорных элементов, либо при выходе из строя нескольких одинаковых элементов.

-3

1 183981

«Ο* 45

фаг. 1

1183981

I 183981

Фиг. 7

1183981

«>0

Claims (3)

1. СЕКЦИОННЫЙ МИКРОПРОЦЕССОР, содержащий блок памяти,, регистр микрокоманд, операционный блок, блок микропрограммного управления, счетчик, дешифратор и первый сдвиговый регистр, причем операционный блок содержит группу процессорных элементов, группу входных, группы выходных и межсекционных мультиплексоров, выходы выходных мультиплексоров группы операционного блока объединены

и подключены к информационным выходам микропроцессора и соединены с входом дешифратора, выход которого подключен к первом¹/ входу установки в "0" счетчика, счетный вход которого подключен к входу синхронизации микропроцессора и соединен с входами синхронизации процессорных элементов группы, информационный вход 1-го процессорного элемента группы подключен к выходу (ί-1)-го входного мультиплексора операционного блока (ν-2, К , где К + 1 - количество процессорных элементов группы), информационные входы первого и («+1)^-го процессорных элементов группы подключены соответственно к первому и «-му информационным входам микропроцессора, первый информационный вход первого входного мультиплексора операционного блока соединен с первым информационным входом микропроцессора, первый информационный вход ^ + 1)го входного мультиплексора операционного блока подключен к второму информационному входу ]-го входного мультиплексора операционного блока и соединен с ]+1 и информационным входом микропроцессора () = 1, К^-2), вто- <§ рой информационный вход (К~1)~го входного мультиплексора операцион^-. ного блока подключен к К-му информационному входу микропроцессора, выход кода управления регистра микрокоманд подключен к входам кода управления процессорных элементов группы, выходы первого иК + 1-го процессорных элементов группы подключены соответственно к первому информационному входу первого и к второму информационному входу К-го выходных мультиплексоров группы операционного блока, первый информационный вход (Р+1)-^э го выходного мультиплексора группы операционного блока подключен к второму информационному входу ?-го выходного мультиплексора группы операционного блока и соединен с выходом (Р+1)-го процессорного элемента группы (Р-1,К--1), т-й выход первого сдвигового регистра подключен к управляющему входу т-го выходного мулътиплексора группы операционного блока (т=1,К), выход признака гл-го процесзи „„1183981

1 183981

сорного элемента подключен к первому входу (ш+1)-го и к второму входу щ-го межсекционных мультиплексоров операционного блока (гл-1, К) , выход признака (К+1)-го процессорного элемента подключен к первому входу (К+1)-го межсекционного мультиплексора операционного блока, выход признака регистра микрокоманд подключен к второму входу первого межсекционного мультиплексора группы операционного блока и соединен с входом признака первого процессорного элемента группы, выход т-го межсёкционного мультиплексора группы операционного блока подключен к входу признака (т+1)-го процессорного элемента группы (ш= 1, К ), выход контрольного бита регистра микрокоманд подключен к стробирующему входу дешифратора, вход начальной установки микропроцессора подключен к второму входу установки в "О" счетчика, входу записи единиц первого сдвигового регистра и к первому входу установки в "О" регистра микрокоманд, второй вход установки в "О" которого подключен к выходу переполнения счетчика и соединен с входом синхронизации сдвига первого сдвиго- . вого регистра, блок микропрограммного управления содержит группу входных, группу выходных, группу межсекционных мультиплексоров и группу блоков управления адресом, причем адресные входы блока памяти подключены к выходам выходных мультиплексоров группы блока микропрограммного управления, выход первого блока управления адресом группы подключен к первому входу первого выходного мультиплексора группы блока микропрограммного управления, выход (р+1)-го блока управления адресом группы подключен к первому информационному входу (р+1)го и второму информационному входу ρ-го выходных мультиплексоров группы блока микропрограммного управления (р = 1, п-1), где л+1 - количество блоков управления адресом в группе, выход (п+1)-го блока управления адресом подключен к второму информационному входу η-го выходного мультиплексора блока микропрограммного управления, первый адресный выход регистра микрокоманд подключен к информационному входу первого блока управления адресом группы и соединен с первым информационным входом первого входного мультиплексора группы блока

микропрограммного управления, (α +1)—й адресный выход регистра микрокоманд подключен к первому информационному входу (й+1)-го и второму информаци-. онному входу 0-го входных мультиплексоров группы блока микропрограммного управления (0.= 1, η-2), η-й адресный выход регистра микрокоманд соединен с вторым информационным входом (п—1)— го входного мультиплексора группы блока микропрограммного управления и подключен к информационному входу блока управления адресом, выход управления адресом регистра микрокоманд подключен к входам управления адресом блока управления адресом, выход р-го входного мультиплексора группы блока микропрограммного управления подключен к информационному входу (р+1)-го блока управления адресом (р=1, п~1), выход (К + 1)-го межсекционного мультиплексора группы операционного блока подключен к входу признаков первого блока управления адресом и соединен с первым информационным входом первого межсекционного мультиплексора блока микропрограммного управления, выход признака ρ-го блока управления адресом подключен к второму информационному входу ρ-го и первому информационному входу (р+1)-го межсекционных мультиплексора блока микропрограммного управления (р = 1, п-1), второй информационный вход п-го межсекционного мультиплексора блока микропрограммного управления подключен к выходу η-го блока управления адресом, выход β-го межсекционного мультиплексора блока микропрограммного управления подключен к входу признака (К +1)-го блока управления адресом (β=1, η), выход блока памяти подключен к информационному входу регистра микрокоманд, синхровход которого подключен к входу синхронизации микропроцессора, о т л и ч а ющ и й с я тем, что, с целью повышения надежности путем более точной локализации места отказа и замены отказавше’го элемента^ он содержит второй сдвиговый регистр, два триггера, два элемента И, два элемента ИЛИ, две группы сумматоров по модулю два, причем выход дешифратора подключен к синхровходу первого триггера и входам записи единицы сдвиговых регистров, вход синхронизации сдвига первого сдвигового регистра соединен с входом

1 183981

синхронизации сдвига второго сдвигового регистра и с синхровходом второго триггера, 7 - и К-входы которого соединены с первыми входами первого и второго элементов И и с инверсным выходом первого триггера, 7-вход которого соединен с выходом первого элемента ИЛИ, первый и второй инверсные входы которого подключены соответственно к выходам первого разряда первого и второго сдвиговых регистров, выходы переполнения которых подключечены соответственно к первому и второму инверсным входам второго элемента ИЛИ, выход которого подключен к выходу сигнализации об ошибке микропроцессора, вход установки в "О" первого триггера подключен к входу начальной установки микропроцессора и к входу установки в "О” второго триггера, прямой и инверсный выходы которого соединены с входами разрешения сдвига первого и второго триггеров, сдвиговых регистров и подключены к вторым входам соответственно первого и второго элементов И, выходы которых подключены к входам разрешения < записи соответственно первого и второго сдвиговых регистров, вход записи единиц второго сдвигового регистра соединен с входом записи единиц первого сдвигового регистра, К-вход первого триггера подключен к входу логического нуля микропроцессора, (?+1)-й выход первого сдвигового регистра подключен к первому входу (С+1)—го сумматора по модулю два первой группы и к второму входу р-го сумматора по модулю два (Е = 1., К -1) , второй вход К~го и первый вход первого сумматора по модулю два первой группы соединены соответственно с входом логической единицы микропроцессора и с первым выходом первого сдвигового регистра, первый выход первого сдвигового регистра подключен к управляющему входу первого межсекционного мультиплексора группы операционного блока, выход ίή-го сумматора ^ζ. по модулю два первой группы подключен к.управляющему входу (ггН-1)-го ' межсекционного мультиплексора группы операционного блока (т=1,к), ϋ-й выход первого сдвигового регистра подключен к управляющему входу Р-го (входного мультиплексора группы операционного блока (?=1, X —1), К-й выход второго сдвигового регистра подключен к управляющему входу К-го

выходного мультиплексора группы блока микропрограммного управления О? = 1,η ) и соединен с управляюпцчм входом р-го входного мультиплексора группы блока микропрограммного управления (р=1, п-1), первый выход второго сдвигового регистра подключен к управляющему входу первого межсекционного мультиплексора группы блока микропрограммного управления и соединен с первым входом первого сумматора по модулю два второй группы, Т-Й выход второго сдвигового регистра подключен к первому входу Т-го сумматора по модулю два второй группы и соединен с вторым входом (Т-1)-го сумматора По модулю два второй группы (Т=2,п), выход р-го сумматора по модулю два второй группы подключен к управляющему входу (р+1)-го межсекционного мультиплексора группы блока микропрограммного управления (р = 1, р-1).

2. Микропроцессор поп.1, отличающийся тем, что процессорный элемент содержит дешифратор приемника, информационный регистр, мультиплексор, группу регистров и . арифметико-логическое устройство, причем выходы регистров группы подключены к первому входу мультиплексора, выход которого подключен к первому входу арифметико-логического устройства, второй вход которого подключен к выходу информационного регистра, вход режима работы арифметико-логического устройства подключен к входу кода управления процессорного элемента и 'Соединен с управляющими входами мультиплексора и дешифратора приемника, второй вход мультиплексора соединен с информационным входом процессорного элемента, информационный выход которого соединен с выходом информационного регистра, вход синхронизации процессорного элемента подключен к стробирующему входу дешифратора приемника, выходы которого подключены соответственно к входам записи информационного регистра и регистров группы, информационные входы которых подключены к выходу арифметикологического устройства, вход и выход признаков которого подключены соответственно к входу и выходу признаков процессорного элемента.

3. Микропроцессор по п.1, о т личающийся тем, что блок управления адресом содержит сумматор и первый мультиплексор, причем информационный вход блока управления адресом подключен к первому входу сумматора и первому информационному входу первого мультиплексора, второй · информационный вход которого подклю1183981

чен к выходу сумматора, вход и выход признаков которого подключены соответственно к входу и выходу признаков блока управления адресом, управляющий вход и выход первого мультиплексора подключены соответственно к входу управления адресом и к Информационному выходу блока управления адресом.