SU656066A1 - Микропрограммный процессор с восстановлением при сбо х - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано, в частности , при проектировании процессоров с контролем.

Известен микропрограммный процессор с восстановлением при сбо х, содержащий блок регистров, блок сопр жени  с пам тью, блок управлени  и синхронизации, пам ть микрокоманд с регистром микрокоманды и регистр адреса микрокоманды 1. Однако такое устройство имеет низкое быстродействие .

Наиболее близким по технической сущности к изобретению  вл етс  микропрограммный процессор с восстановлением при сбо х 2, содержащий блок регистров, первый выход которого через коммутатор выдачи соединен с первым входом блока сопр жени  с пам тью и первым входом арифметическо-логического блока, второй вход которого соединен со вторым выходом блока регистров, а выход - с первым входом блока контрол  и первым входом блока регистров , второй вход которого соединен с полем приема регистра микрокоманды. Поле выдачи соединено со входом коммутатора выдачи, поле кода микрокоманды - с третьим входом арифметическо-логического блока и вторым входом блока сопр жени  с пам тью, поле адреса - с первым входом регистра адреса микрокоманды, выход которого соединен с первым входом пам ти микрокоманд, второй вход которой соединен с первым выходом блока управлени  и синхронизации, а выход - со входом регистра микрокоманды. Выход последнего соединен со вторым входом блока контрол , третий вход которого соединен со вторым выходом блока управлени  и синхронизации, а первый выход - со входом счетчика сбоев . Выход счетчика сбоев соединен со входом блока управлени  и синхронизации, третий выход которого соединен с третьим входом блока сопр жени  с пам тью, выход которого соединен с третьим входом блока регистров, а четвертый вход - с четвертым выходом блока управлени  и синхронизации .

Однако в известных устройствах при обнаружении сбо  повтор микрокоманды не всегда возможен, так как имеютс  микрокоманды , в которых результат передаетс  в регистр, хранивший исходный операнд.

При обнаружении сбо  в таких микрокомандах в известных устройствах организуетс  повтор команды или повтор программы с контрольных точек, организованных при составлении программы. Это усложн ет устройство и замедл ет его работу.

Целью изобретени   вл етс  повышение быстродействи  и упрош,ение устройства.

Поставленна  цель достигаетс  тем, что в предложенный микропрограммный процессор с восстановлением при сбо х, содержаш ,ий блок сопр ж.ени  с пам тью, блокпам ти микрокоманд, блок регистров, блок управлени  и синхронизации, регистр микрокоманды , регистр адреса микрокоманды, коммутатор выдачи, арифметическо-логический блок, блок контрол , счетчик сбоев, причем первый, второй, третий и четвертый выходы регистра микрокоманды соединены соответственно с первым входом регистра адреса микрокоманд, с первым входом блока регистров, с первым входом блока контрол , с управл юилим входом коммутатора выдачи , выход которого соединен с первым входом арифметическо-логического блока и первым входом блока сопр жени  с пам тью, выход арифметическо-логического блока соединен со вторыми входами блока контрол  и блока регистров, второй выход которого соединен со вторым входом арифметическологич .еского блока, п тый выход регистра микрокоманды соединен с третьим входом арифметическо-логического блока и со вторым входом блока сопр жени  с пам тью, выход которого соединен с третьим входом блока регистров, первый выход блока контрол  соединен со входом счетчика сбоев, выход которого соединен со входом блока управлени  и синхронизации, первый, второй, третий и четвертый выходы которого соединены соответственно с первым входом блока пам ти микрокоманд, с третьим входом блока контрол , с четвертым входом блока регистров, с третьим входом блока сопр жени  с пам тью, выход блока пам ти микрокоманд соединен с первым входом регистра микрокоманды, введены коммутатор приема , первый и второй элементы И, регистр адреса приема, регистр исходной информации, регистр адреса повтора. Первый выход блока регистров соединен с первым входом коммутатора приема, выход которого соединен с четвертым входом блока контрол  и первым входом регистра исходной информации. Второй выход регистра микрокоманды соединен со вторым входом коммутатора приема и первым входом регистра адреса повтора, выход которого соединен с первым входом первого элемента И. Выход первого элемента И соединен со вторым входом регистра микрокоманды . Второй выход блока контрол  соединен со вторыми входами регистра адреса

приема, регистра исходной информации и регистра адреса микрокоманды и с первым входом регистра адреса повтора, выход которого соединен с первым входом второго 5 элемента И. Выход второго элемента И соединен с третьим входом регистра микрокоманды . Выход регистра адреса микрокоманды соединен со вторым входом регистра адреса повтора. Третий выход блока контрол  соединен со вторыми входами первого и второго элементов И, а выход регистра исходной информации - с п тым входом блока регистров.

Структурна  схема микропрограммного процессора показана на чертеже. .

5 Процессор содержит блок сопр жени  с пам тью 1, блок регистров 2, блок управлени  и синхронизации 3, пам ть микрокоманд 4, регистр микрокоманды 5 с пол ми кода микрокоманды 6, номера выдачи 7, номера приема 8, адресного пол  9, регистр адреса

микрокоманды 10, коммутатор выдачи 11, арифметическо-логический блок 12, блок контрол  13, счетчик сбоев 14, коммутатор приема 15, регистр исходной информации 16, регистр адреса приема 17, регистр адреса

5 повтора 18, первый элемент И 19 и второй элемент И 20.

При работе процессора команды и данные считываютс  из пам ти через блок сопр жени  с пам тью 1 и передаютс  в блок регистров 2, в котором также хран тс  промежуточные результаты вычислений. Блок управлени  и синхронизации 3 организует временную диаграмму работы блока сопр жени  с пам тью 1, а также тактирует работу блока регистров 2 и других блоков проJ цессора.

В процессоре используетс  микропрограммный принцип управлени . Микрокоманды хран тс  в пам ти микрокоманд 4 и считываютс  в регистр микрокоманд 5, который имеет несколько полей. Поле кода микроо команды 6 управл ет блоком сопр жени  с пам тью 1 и арифметическо-логическим блоком 12, один из входов которого соединен с регистром операнда блока регистров 2, а ко второму входу может быть подключен любой регистр блока регистров 2 с помощью коммутатора выдачи 11. Номер подключаемого регистра определ етс  полем выдачи 7 регистра микрокоманды 5.

Обработанна  в арифметическо-логическом блоке 12 информаци  может быть

0 передана в любой регистр блока регистров 2, номер которого определ етс  полем номера приема 8 регистра микрокоманды 5. Адресное поле 9 определ ет адрес следующей микрокоманды и передаетс  в регистр адреса микрокоманды 10, который уп равл ет выборкой информации из пам ти микрокоманд 4. Регистр адреса повтора 18 хранит адрес предыдущей микрокоманды, необходимый дл  повтора микрокоманды в

случае сбо . При отсутствии сбоев перед каждым приемом информации в регистр адреса микрокоманды 10 его старое содержимое передаетс  в регистр адреса повтора 18. При наличии сбо  эта передача блокируетс .

Блок контрол  13 контролирует работу арифметическо-логического блока 12, правильность выбора микрокоманды в регистр микрокоманд 5, а также работу блока регистров 2. При этом коммутатор приема 15, один из входов которого подключен к полю приема регистра микрокоманды 5, подключает к своему выходу выход регистра, в который будет передан результат выполнени  текущей микрокоманды. До момента прихода импульса приема в блок регистров 2 на выходе коммутатора приема 15 будет исходна  информаци , а после импульса приема- результат выполнени  микрокоманды.

В прощессоре используетс  контроль по четности передаваемой и преобразуемой информации . При записи информации в блок регистров контрольный разр д всегда дополн ет ее до нечетной, поэтому на выходе коммутатора приема 15 информаци  вместе с контрольным разр дом должна быть нечетной , что и провер етс  блоком контрол  13.

Перед приемом информации в блок регистров 2 исходна  информаци  с выхода коммутатора приема 15 переписываетс  в регистр исходной информации 16, а номер приема - в регистр адреса приема 17. После приема результата в блок регистров 2 блок контрол  13 провер ет четность прин той информации на выходе коммутатора приема 15, а также правильность работы арифметическо-логического блока 12 и регистра микрокоманды 5.

Если обнаружен сбой, то прием в регистр исходной информации 16, регистр адреса приема 17 и регистр адреса повтора 18 блокируетс . При этом регистр адреса микрокоманды 10 гаситс , и из ь левой  чейки пам ти микрокоманд 4 читаетс  микрокоманда , у которой в поле кода микрокоманды 6 записан код передачи, в поле номера выдачи 7 - номер регистра исходной информации 16, а остальные пол  погашены.

Во врем  чтени  данной микрокоманды блок контрол  13 через элементы И 19 и 20 подключает регистр адреса приема 17 ко входу пол  номера приема 8, а регистр адреса повтора 18 - к адресному полю 9 регистра микрокоманды 5. Таким образом, данна  микрокоманда осуществл ет передачу содержимого регистра хранени  исходной информации 16 в тот регистр, где она была до сбо , а в регистр адреса микрокоманды 10 передает содержимое регистра адреса повтора 18. Следующей повтор етс  микрокоманда , на которой обнаружен сбой, с восстановленной исходной информацией.

Счетчик сбоев 14 при этом считает количество повторов. Если он переполн етс , то в блок управлени  и синхронизации передаетс  сигнал, фиксирующий отказ оборудовани  и перевод щий процессор в режим диагностики отказа.

Таки.м образом, в процессоре при сбо х осуществл етс  автоматическое повторение микрокоманд, на которых обнаружен сбой, и при ликвидации сбо  автоматически продолжаетс  нормальное выполнение следующих микрокоманд.

Упрощение устройства достигаетс  за счет исключени , по сравнению с прототипом , оборудовани , определ ющего допустимый уровень повтора. При этом, поскольку при сбое осуществл етс  повтор предыдущей микрокоманды, существенно уменьщаетс  врем  восстановлени  по сравнению с прототипом, в котором при некоторых сбо х осуществл етс  повтор программы с контрольных точек.

Claims (2)

1.Патент Англии № 1444175, кл. G 4 А 1976.

2.Патент США № 3618042, кл. 340-172.8, 1972.