SU1221655A1 - Устройство дл контрол микропроцессорной системы - Google Patents

Abstract

Изобретение относитс  области цифровой вьгчислительной техники и может быть использовано при проектировании самоконтролирующих микропроцессорных систем. Целбю изобретени   вл етс  повышение достоверности контрол  путем обеспечени  контрол  правильности функционировани  системы на уровне микроциклов и циклов. Поставленна  цель достигаетс  введением буферного регистра, преобразовател  кода команды в код числа циклов и микроциклов, блока сравнени , второго счетчика, коммутатора и четвертого элемента ИЛИ. 3 ил, таблица. (Л К) а СП ел

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при проектировании самоконтролируемых микропроцессорных систем и микро-ЭВМ.

Цель изобретени  - повьшение достоверности контрол .

На фиг.1 изображена функциональна  схема устройства дл  контрол  микропроцессорной системы; на фиг.2 и 3 - временные диаграммы работы устройства.

Устройство (фиг.о содержит преобразователь 1 кода команды в код числа циклов и микроциклов, блок 2 сравнени , сумматор 3, буферный регистр 4, второй счетчик 5, первый счетчик 6, коммутатор 7, второй триггер 8, третий триггер 9, первый триггер 10, третий элемент ИЛИ 11, второй элемент ИЛИ-12, четвертый элемен ИЛИ 13, третий элемент И 14, четвер- тый элемент И 15, первый элемент ИЛИ 16, п тый элемент И 17, элемент НЕ 18, первый элемент И 19, второй элемент И 20, группу входов 21 кода состо ни  контролируемого микропроцессора устройства, группу входов 22 синхронизации устройства, группу управл ющих входов 23 устройства, груп пу входов 24 адреса устройства, вход

25устройства соединен с выходом разрешени  ввода микропроцессора, вход

26устройства соединен с выходом ожидани  микропроцессора, вход 27 признака работы устройства соединен с , выходом захвата контролируемого микропроцессора , первый тактовый вход 28 и второй тактовый вход 29 устройства вход т в группу входов 22 синхро

низации и соединены с- входами М и контролируемого микропроцессора, вход 30 устройства соединен с выходом синхронизации контролируемого микропроцессора . Выход 31 отказа устройства .

На фиг.2 и 3 обозначены: 5 - содержимое счетчика 5; 6 - содержимое счетчика 6; 8 - значение сигнала на единичном выходе триггера 8; 9 - значение сигнала на единичном выходе триггера 9; 10 - значение сигнала на единичном выходе триггера 10; 19- выходной сигнал элемента И 19; 21 - сигнал на входе 21 данных устройства; 24 - сигнал на входе адреса устройства; 25 - сигнал на входе четвертого разр да группы управл ющих хо

0

0

5

дов 23 устройства; 26 - сигнал на входе первого разр да группы управл ющих входов 23 устройства; 27 - сигнал на вкоде второго разр да группы управл ющих входов 23 устройства;

28- сигнал на втором входе группы входов 22 синхронизации устройства;

29- сигнал на первом входе группы входов синхронизации устройства;

30- сигнал на входе третьего разр да группы управл ющих входов 23 уст-- ройства.

Назначение функциональных элементов и св зей устройства дл  контрол  микропроцессорной системы следующее .

Преобразователь 1 кода команды в код числа циклов и микроциклов предназначен дл  определени  по коду слова состо ни  процессора соответст- . вующего ему числа микроциклов в цикле команды и по коду командь - количества циклов в команде. Блок 2 сравнени  предназначен дл  организации сравнени  кодов адресов, выставл емых на шине адрес:а микропроцессора в каждом цикле реализации команды. Сумматор 3 - дл  организации естественного способа формировани  адресов  чеек пам ти внешних устройств микропроцессорной системы. Буферный регистр 4 - дл  записи и хранени  кодов адре сов,

, по которым осуществл етс  обра-

щение к внешнш устройствам микропроцессорной системы. Второй счетчик 5- д   осуществлени  счета числа реализованных в команде циклов. Счетчик 6 - дл  осуществлени  счета числа

0 реализованных в цикле микроциклов. Коммутатор 7 - дл  формировани  сигнала результата проверки исходного состо ни  счетчиков 5 и 6 в каждом цикле реализации команды микропроцес5 .сора Триггер 8 - дл  запоминани 

факта перехода микропроцессора к циклу выборки кода команды с внещнего устройства. Триггер 9 - дл  формировани  сигнала отказа (сбо ) объекта

0 контрол . Триггер 10 - дл  запоминани  факта реализации микропроцессором команды условного перехода. Элемент ИЛИ 11 - дл  формировани  сигнала управлени  коммутатором 7 и

5 разрешени  формировани  сигнала синхронизации дл  счетчика 5. Элемент ИЛИ 12 - дл  формировани  импульсов счета дл  счетчика 5. Элемент ИЛИ

13 - дл  передачи сигнала отказа i (сбо ) на информационный вход триггера 9, Элемент И 14 - дл  формирова ни  сигналов синхронизации счетчика. 5 и установки в О триггера 8. Элемент И 15 предназначен дл  формиро-, вани  импульсов счета дл  счетчика 6

Элемент ИЛИ 16 - дл  передачи сигналов синхронизации на соответствующий вход триггера 9, Элемент И 17 - дл  формировани  сигналов управлени  коммутатором 7 и сигналов синхронизации счетчика 6 и триггера 10. Элемент НЕ 18 - дл  инвертировани  сигнала , характеризующего тип реализуемой команды. Элемент И 19 - дл  формировани  информационных сигналов и сигналов синхронизации дл  триггера 9. Элемент И 20 - дл  установки в о счетчика 5.

По входу 22 синхронизации устройства поступает последовательность импульсов синхронизации Ф и Ф , котора  поступает на соответствуюпше входы синхронизации контролируемого микропроцессора.

На входы 25, 26, 27 и 30 группы входов 23 управлени  поступают сигналы соответственно отсутстви  режима ожидани , запрета пр мого обращени  к пам ти со стороны внешних устройств, признака того, что на шине данных находитс  слово состо ни  процессора и признака того, что шина данных находитс  в режиме ввода ин-- формации в микропроцессор.

Пример выполнени  предлагаемого устройства (фиг.1) приведен дл  случа  проверки правильности функционировани  микропроцессорной системы, построенной на базе микропроцессоров типа К580, ИК-30, INTEL 8080 или других аналогичных.

Преобразователь 1  вл етс  комбинационной схемой, его структура и работа определена таблицей истинности

Вход 21

Выходы

01001001

0101 001

01001110

0100 010

продолжение таблицы

5

5

Как видно из таблицы, единичное значение сигнал на втором управл ющем выходе преобразовател  1 принимает в цикле выборки команда (в первом цикле). Единичное значение сигнал на первом управл ющем выходе преобразовател  1 принимает также в первом цикле команды после счи- тьгоани  кода команды условного пе- . рехода.

В предлагаемом устройстье контроль правильности функционировани  микропроцессорной системы осуществл етс  следующим образом.

Устройство функционирует после Г1ерехода микропроцессора к выполне- ПИЮ первой команды программы.

В первом микроцикле каждого цикла выполнени  команды на шине адреса выставл етс  код адреса первой команды про1 раммы, а на шине данных - код слова состо ни  процессора, соответствующий режиму выборки команды с внешнего устройства. По данному коду на первом информационном выходе преобразовател  1 формируетс  код на единицу меньший числа микроциклов в первом цикле выполнени  команды. Во втором цикле исполнени  команды при

наличии сигнала SYNC происходит счетчик 6.

по импульсу

запись данного кода в В этом же цикле по импульсу М происходит уменьшение на

чае переход в команде осуществ. т етс по отрицательному исходу проверки соответствующего логического услови Выставленный на шине адреса код в этом случае  вл етс  кодом адреса очередной команды. Если значени  ко дов отличаютс  на единицу, что свидетельствует о реализации команды по положительному исходу проверки логического услови , работа устройства продолжаетс . Если в результат возникшего в микропроцессоре сбо  (отказа) на шине адреса устанавлива етс  код адреса с меньшим значением кода адреса, записанного в буферном .регистре 4, то на выходе элемента И 19 формируетс  единичный сигнал по которому триггер 9 переходит в единичное состо ние. Если реализуема  команда  вл етс  командой бе условного перехода, триггер 10 оста етс  в исходном состо нии и нулевым сигналом с единичного выхода блокир ет работу элементов И 19 и 20. Конт роль правильности функционировани  микропроцессора осуществл етс  путем проверки на О содержимого сче чика 6 после реализации каждого цик ла и счетчика 5 после реализации каждой команды. В каждом микроцикле

20

25

30

35

единицу содержимого счетчика 6. По заднему фронту импульса SYNC происхо-дит запись кода адреса команды в бу фарный регистр 4 и подтверждение нулевого состо ни  триггера 10. После готовности внешнего устройства к обмену информацией на входе 25 уст-- ройства по вл етс  сигнал Разрешение ввода, который характеризует режим ввода информации (кода команды) в микропроцессор. В результате на вход 21 устройства поступает код команды и на втором информационном выходе преобразовател  1 формируетс  код числа циклов в команде. В третьем цикле исполнени  команды по приходу импульса Ч формируетс  сигнал сиих- ронизации и код числа циклов в команде записываетс  в счетчик 5. В зависимости от кода команды, поступившего на ВХОД микропроцессора, , триггер 10 переходит в единичное состо ние , если реализуема  команда  вл етс  командой условного перехода , и остаетс  в нулевом состо нии, если реализуема  команда  вл етс  командой безусловного перехода. В случае реализации команды условного перехода триггер 10 переходит в единичное состо ние и открывает элементы И 1 9 и 20 . В том случае, если в очередном цикле исполнени  команды на шине адреса выставлен код адреса, отличающийс  более чем на единицу от кода адреса, записанного в буферном §5 ствии с заданным алгоритмом, о чем

40

45

50

по импульсам f, происходит уменьшение на единицу содержимого счетчика 6. После реализации каждого цикла счетчик 6 переходит в нулевое состо ние и содержимое счетчика 5 уменьша етс  на единицу. Если в контролируе мом микропроцессоре осуществилс  пе реход к очередному циклу команды не правильно, то-после по влени  сигна ла SYNC на входе 30 третьего разр да группы управл ющих входов 23 уст ройства и сигнала Ч, на входе 29 группы входов 22 синхронизации устройства единичный сигнал с выхода элемента И 18 через элемент ИЛИ 16 поступает на синхровхо д триггера 9, а единичный сигнал с выхода элемента ИЛИ 12.поступает на коммутатор 7 и с его вьпсода через элемент ИЛИ 13 на информационный вход триггера 9, который зафиксирует факт отказа. Ес ли микропроцессор переходит к реали зации очередной команды не в соотве

регистре 4, то на выходе элемента И 20 формируетс  сигнал установки счетчика 5 в О, так как в этом слусвидетельствует единичный сигнал на выходе элемента ИЛИ 11 и единичное состо ние триггера 8, с приходом им

10

16556

чае переход в команде осуществ. т етс  по отрицательному исходу проверки соответствующего логического услови . Выставленный на шине адреса код в этом случае  вл етс  кодом адреса очередной команды. Если значени  кодов отличаютс  на единицу, что свидетельствует о реализации команды по положительному исходу проверки логического услови , работа устройства продолжаетс . Если в результате возникшего в микропроцессоре сбо  (отказа) на шине адреса устанавливаетс  код адреса с меньшим значением кода адреса, записанного в буферном .регистре 4, то на выходе элемента И 19 формируетс  единичный сигнал, по которому триггер 9 переходит в единичное состо ние. Если реализуема  команда  вл етс  командой безусловного перехода, триггер 10 остаетс  в исходном состо нии и нулевым сигналом с единичного выхода блокирует работу элементов И 19 и 20. Контроль правильности функционировани  микропроцессора осуществл етс  путем проверки на О содержимого счетчика 6 после реализации каждого цикла и счетчика 5 после реализации каждой команды. В каждом микроцикле

15

20

25

30

§5 ствии с заданным алгоритмом, о чем

ствии с заданным алгоритмом, о чем

по импульсам f, происходит уменьшение на единицу содержимого счетчика 6. После реализации каждого цикла счетчик 6 переходит в нулевое состо ние и содержимое счетчика 5 уменьшаетс  на единицу. Если в контролируемом микропроцессоре осуществилс  переход к очередному циклу команды неправильно , то-после по влени  сигнала SYNC на входе 30 третьего разр да группы управл ющих входов 23 устройства и сигнала Ч, на входе 29 группы входов 22 синхронизации устройства единичный сигнал с выхода элемента И 18 через элемент ИЛИ 16 поступает на синхровхо д триггера 9, а единичный сигнал с выхода элемента ИЛИ 12.поступает на коммутатор 7 и с его вьпсода через элемент ИЛИ 13 - на информационный вход триггера 9, который зафиксирует факт отказа. Если микропроцессор переходит к реализации очередной команды не в соответсвидетельствует единичный сигнал на выходе элемента ИЛИ 11 и единичное состо ние триггера 8, с приходом импульсов / , и SYNC триггер 9 переходит в единичное состо ние и зафиксируетс  факт отказа.

Предлагаемое устройство дл  контрол  микропроцессорной системы работает в синхронном режиме с контролируемым микропроцессором (входы установки режима работы устройства не показаны).

В исходном состо нии все элементь1 пам ти наход тс  в нулевом состо нии (сходы установки в О не показаны).

Рассмотрим работу npeAnaraeh:oro устройства на примере реализации команды , содержащей один цикл реализации команды безусловного перехода, содержащей более одного цикла и реализации команды условного перехода.

Пример.(Первый режим). В первом микроцикле первого цикла на вход 21 данных поступает код слова состо ни  процессора (дл  микропроцессора указанного типа это код цикла выборки команды FETCH). В результате на первом информационном выходе преобразовател  1 по вл етс  код числа микроциклов в данном цикле, а на первом управл ющем его выходе по вл етс  единичный сигнал, который переводит триггер 8 в единичное состо ние. На входе 24 адреса устройства по вл етс  код адреса команды, который поступает ла информационный вход буферного регистра 4 и первый вход бло блока 2 сравнени . В случае отсутстви  режима Ожидание и режима Захват на входы 26 и 27 устройства поступает единичный и нулевой сигналы соответственно и открывают элемент И 15. Во втором микроцикле (после прихода сигнала SYNC на вход 30 устройства ) по импульсу У на выходе элемента И 17 формируетс  единичный сигнал, который поступает на вход синхронизации счетчика 6, в .который записываетс  код числа микроциклов в первом цикле, уменьшенный на 1, а по импульсу у в данном цикле происходит уменьшение содержимого счетчика 6 на 1. После готовности внешних устройств к обмену информацией . с микропроцессором на входе 25 устройства по вл етс  единичный сигнал, который свидетельствует о переводе шины данных микропроцессора в режим ввода информации. В третьем микроцикле на вход 21 устройства поступает код считанной

команды. На втором информационном выходе преобразовател  1 по вл етс  код числа циклов в команде, а на

втором управл ющем его выходе - ну- левой сигнал. По импульсу ч в третьем микроцикл е на выходе элемента И 14 формируетс  единичный, сигнал, , который поступает на вход синхронизации счетчика 3 и в него записываетс  код числа циклов в команде.

Этим же сигналом происходит установка триггера 8 ь нулевое состо ние . В последнем микроцикле цикла команды по. импульсу Ч происходит установка в О счетчика 6. В результате отрицательным фронтом сигнала на выходе элемента ИЛИ 12 счетчик 5 переходит в нулевое состо ние. В случае

неправильного функционировани  контролируемого устройства (перед началом реализации очередного цикла команды счетчик 6 не устанавливаетс  в О) во втором.цикле очередной команды перед записью новой информации в счетчик 6 по импульсу на выходе элемента И 17 формируетс  единичный сигнал, который поступает на второй управл ющий вход коммутатора 7 на

второй информационный вход которого поступает единичньш сигнал с выхода элемента ИЛИ 12. Единичный сигнал с выхода коммутатора 7 поступает на первый вход элемента ИЛИ 13 и с его выхода на информационный вход триггера 9. По заданному фронту импульса синхронизации с выхода элемента И 17, поступающему через элемент ИЛИ 16 на вход синхронизации триггера 9, происходит установка в единичное состо ние триггера 9 и на выходе 31 устройства формируетс  сигнал отказа (сбо ). Если по отрицательному фронту сигнала с выхода

элемента ИЛИ 12 счетчик 5 не устанавливаетс  в О, то единичный сигнал

с вьпгода элемента ИЛИ 11 поступает на первый информационный вход коммутатора 7. В первом цикле очередной

команды после установки на шине данных кода слова состо ни  процессора триггер 8 переходит в единичное состо ние и сигнал с его единичного выхода поступает на первый управл ющий вход коммутатора 7. Во втором микроцикле по импульсу на выходе п того элемента И 17 формируетс  единичный сигнал, который по

ступает па второй управл ющий вход коммутатора 7 и в результате формн-- рует на его выходе единичный сигнал, поступающий через элемент ИЛИ 13 на информационный вход триггера 9, По заднему фронту сигнала с выхода элемента ИЛИ 16, поступающему на вход синхронизации триггера 9, гто следний устанавливаетс  в единичное состо ние и на выходе 31 отказа устройства устанавливаетс  единичный сигнал .

Во втором режиме контроль правильности функционировани  микропроцессорной системы осуществл етс  следующим образом.

Каждый pas после реализации каждого цикла провер етс  содержимое счетчика 6 на О, Проверка осуществл ет с  аналогичным образом по первому режиму . Проверка содержимого счетчика 5 на о осуществл етс  после реали- .зации команды аналогичным по первому режиму.

В третьем режиме во втором микроцикле исполнени  команды условного перехода триггер 10 переходит в единичное состо ние и сигналом с единичного выхода открывает элементы И 19 и 20. В третьем цикле исполнени  команды в счетчик 5 записываетс  код числа циклов, содержащихс  в команде при положительном исходе проверки значений в команде при положительном исходе проверки значений логического услови . После реализации первого цикла команды происходит уменьшение на единицу содержимого счетчика 5 и проверка равенства на О счетчика 6 описанным образом . Значение провер емого логического услови  определ етс  сравнением в блоке 2 сравнени  .. кодов адресов, хранимого в буферном регистре 4 и вы ставленного на шине адреса микропроцессора . Код адреса команды условного перехода поступает с выхода буферного регистра 4 на второй вход сумматора 3. По импульсу f в первом микроцикле очередного цикла в сумматоре 3 происходит увеличение значени предыдущего кода адреса на 1. Код адреса, выставленный на шине адреса микропроцессора, поступает на вход 24 устройства и с него - на информа- ционньш вход буферного регистра 4 и первый вход блока 2 сравнени . Если

10

15

20 5

О 5 0 5

5

0

значение кода адреса, поступившего на вход 24 устройства, превышает на 1 значение кода, хранимого в буферном регистре 4, что свидетельствует о положительном исходе проверки провер емого логического услови , то на выходах блока 2 сравнени  присутствуют нулевые сигналы. Работа устройства в этом случае продолжаетс . Контроль правильности функционировани  микропроцессорной системы осуществл етс  по второму режиму. Если значение кода адреса, поступившего на вход 24 устройства, превьш1а- ет значение кода, хранимого в буферном регистре 4, более чем на 1, что свидетельствует об отрицательном исходе проверки значени  логи

ческого услови ,то на втором выходе блока 2 сравнени  по вл етс  единичный сигнал, который поступает на второй вход открытого элемента И 20 и с выхода последнего HaR -вход счетчика 5, т.е. устройство приведено в исходное состо ние. В дальне щем оно функционирует как при вьшолнении очередной команды. Если значение кода адреса, поступившего на вход 24 устройства, равно или меньше значени  кода, хранимого в буферном регистре 4, что свидетельствует о неправильном формировании кода адреса перехода (неправильной реализации функции перехода), то на первом выходе блока 2 сравнени  по вл етс , единичный сигнал. Единичный сигнал с выхода элемента И 19 поступает через элемент ИЛИ 13 на информационный вход триггера 9 и через элемент ИЛИ 16 на вход синхронизации триггера 9 и по заднему его фронту триггер 9переходит в единичное состо ние. На выходе 31 от- каза устройства устанавливаетс  единичный сигнал.

Таким образом, предлагаемое устройство дл  контрол  микропроцессорной системы осуществл ет контроль правильности функционировани  фуйкцио- нальных элементов микропроцессорной системы на уровне микроциклов и циклов.

Claims (1)

1. Формула изобретени .

   Устройство дл  контрол  микропроцессорной системы, содержащее сумма11

   тор, первый, второй и третий триггеры первый, второй и третий элементы ИЛИ, первый, второй, третий, четвертый и п тый элементы И, элемент НЕ1 и первый счетчик, причем единичный выход первого триггера соединен с ;первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход третьего элемента И соединен с входом установки О второго триггера, информационные выходы первого счетчика соединены с входами второго элемента ИЛИ, отличающеес  тем, -что, с целью повьпиени  достоверности контрол , в устройство введены буферный регистр, преобразователь кода команды в код числа циклов и микроциклов , блок сравнени , второй счетчик коммутатор и четвертьш элемент ИЛИ, причем информационные выходы второго счетчика соединены с входами -.. третьего элемента ИЛИ, выход которого соединен с первым информационным входом коммутатора и инверсным входом третьего элемента И, выход которого соединен с тактовым входом второго счетчика, выходы кода числа микроциклов и циклов в ;команде преобразовател  кода команды в код числа циклов и микроциклов соединены с информациодными входами первого и второго счетчиков соответственно, единичный выход второго триггера соединен с первым управл ющим входом коммутатора, выход которого соединен с первым входом, четвертого элемента ИЛИ, выход второго элемента ИЛИ соединен со счетным входом второго счетчика и вторым информационным входом коммутатора, выход начала цикла контрол  преобразовател  кода команды в число циклов и микроциклов соединен с единичным входом второго триггера, выход начала цикла выборки преобразовател  кода команды в число циклов и микроциклов соединен с D -входом первого триггера и через элемент НЕ - с К -входом

   22165512

   первого триггера, выходы контролируемой микропроцессорной системь разрешени  ввода, ожидани , первого тактового признака, разрешени  коит5: рол  соединены соответственно с первым входом третьего элемента И, с первым и вторым пр мыми и инверс- ным входами четвертого элемен- ,та И, выход которого соединен со

   О счетным входом первого счетчика,

   второй тактовый вход устройства соединен с вторым входом третьего элемента И, с тактовым входом сумматора и с первым входом п того

   5 .элемента И, выход которого соединен с тактовым входом первого счетчика, с вторым управл ющим входом коммутатора и вторым входом первого элемента ИЛИ, выход синхрониза-

   20 ции контролируемой микропроцессорной системы соединен с вторым входом п того элемента И, с входом синхронизации буферного регистра, с тактовым входом первого триггера, адресный вход устройства соединен с первым информационным входом блока сравнени  и с информационным входом буферного регистра, выход которого соединен с информационным входом . - сумматора, выход которого соединен с вторым информационным входом блока сравнени , выходы неравенства и равенства блока сравнени  соединены с вторыми входами соответственно пер- 35 вого и второго элементов И, выход -. второго элемента И соединен с входом установки о второго счетчика, выход первого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с информационным входом третьего триггера , выход первого элемента ИЛИ соединен с тактовым входом третьего триггера, выход которого  вл етс  выходом неисправности устройства, входы состо ни  устройства соединены с информационными входами пребразовател  кода команды в код числа циклов и микроцик25

   30

   40

   45

   50

   лов.

   фиг 2

   Редактор М,Воловик

   Составитель И.Сигалов Техред Н.Бонкало

   Заказ 1614/55 Тираж 671Подписное

   BHifflnii Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Филиал ППП Патент, г.Ужгород, ул.Проектна , 4

   Корректор М.Самборска