SU1030801A1 - Микропрограммное устройство управлени - Google Patents

Abstract

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержа1- ее блок пам ти микрокоманд, блок формировани  адреса, регистр микрокоманд, регистр адреса, буферный регистр, триггер , блок элементов И, примем выходы блока пам ти микрокоманд соединены с входами регистра микрокоманд, перва  группа выходов которого соединена с первой группой входов блока формировани   адреса, входы сигналов логических условий устройства соединены с второй группой входов блока формировани  адреса, отличающеес  тем, что, с Целью повышени  достоверности , в него введены первый и второй элементы И, первый и второй, элемейты задержки, однрвибратор, первый , второй и третий коммутаторы, блок ассоциативной пам ти и формирователь микрокоманд подмены, причем первый выхо4 формировател  микрокоманд подмены соединен с первым входом первого элемента И и инверсным входом второго элемента И, выход которого срединен с управл ющим входом блока элементов И, выходы которого  вл ютс  выходами микроопераций устройства, . вход тактовых импульсов устройства соединен с управл ющим входом первого коммутатора, с первым управл юи им входом второго коммутатора.через первый элемент задержки с тактовым входом блока пам ти микрокоманд и через второй элемент задержки - с вторым входом первого и входом второго элементов И, выход первого элемента И соединен с управл юв1им входом блока ассоциативной пам ти, с единичным входом триггера и через одновибратср с вторым управл ющим входом второго коммутатора, выходы которого соединены с входами буферного регистра, выходы буферного регистра соединены с первыми ик« юрмационными входами третьего коммутатора, выходы которого соединены с адресными входами блока пам ти микрокоманд, выход триггера соединен с управл ющим входом О третьего коммутатора, выходы блока со о формировани  адреса - с первыми информационными входами второго коммуЭО татора, выходы первого коммутатора О с входами регистра адреса, выходы которого сЬединены с вторыми информационными входами третьего коммутатора , первый выход регистра микрокоманд соединен с нулевым входом триггера, втора  группа выходов регистра микрокоманд соединена с первой группой входов формировател  микрокоманд подмены , с входами элементов И блока и с входами признаков блока ассоциативной пам ти, выходы которого

Description

соединены с вторыми информационными входами второго коммутатора, втора  группа входов формировател  микрокоманд подмены соединена с группой входов логических условий устройства , второй выход формировател  микрокоманд подмены  вл етс  выходом отказа устройства, входы кода операции соединены с вторыми информационными входами первого коммутатора.

2. Устройство по п. 1, от л и мающеес  тем, что формирователь микрокоманд подмены содержит.

регистр, де1чифратор, первый и второй элементы ИЛИ, причем перва  группа входов формирователи соединена с первой группой входов дешифратора и через регистр - с второй группой входов дешифратора, перва  и втора  группа выходов которого соединены соответстэено с входами первого и второго элементов ИЛИ, выходы которых  вл птс  соответственно первой и второй группой выходов формировател , втора  группа входов формировател  соединеla с третьей группой входов дешифратора .

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении управл ющих и вычислительных систем с микро программным -управлением и повышенной отказоустойчивостью. Известен микропрограммный процес-сор , содержа1чий блок пам ти микрокоманд , регистры адреса микрокоманд и логических условий, триггер, элементы И и ИЛИ 11 3Недостатком этого процессора  вл  етс  низка  надежность, вызванна  от сутствием средств -восстановлени  и реконфигура1(ии структуры при возникновении отказов. Известен также микропрограммный п|Х)цессор с восстановлением при сбо х, содержащий регистр адреса, , регистр микрокоманд, буферные регистры , элементы И, ИЛИ и блок пам ти микрокоманд С 3 Недостатком указанного устройства  вл етс  больша  сложность при эксплуатации , котора  обусловлена отсут ствием аппаратных средств реконфигурации структуры процессора после локализации отказов. Известно микропрограммное устройство с исправлением ошибок, содержащее регистр адреса, блок пам ти мик рокоманд, регистр микрокоманд, блок ассоциативной пам ти и логические эл менты И и ИЛИ 31. Недостатком этого устройства  вл етс  низка  надежность, вызванна  тем, что восстановление работы обеспечиваетс  лишь при возникновении с;боев (кратковременных отказов). При этом восстановление осуществл етс  путем повтора участка микропрограммы до устранени  сбо . Наиболее близким по технической сущности и достигаемому положительному эффекту к изобретению  вл етс  микропрограммное устройство управлени  содержащее блок пам ти микрокоманд , блок формировани  адреса, регистр микрокоманд, регистр адреса, буферный регистр, триггер, блок элементов И, причем выходы блока пам ти микрокоманд соединены с входами регистра микрокоманд, перва  группа выходов которого соединена с первой группой входов блока формировани  адреса , входы логических условий устройства соединены с второй группой входов блока формировани  адреса «3 Недостатком известного устройства  вл етс  низка  надежность, так как при возникновении в процессоре отказа его работа наруцгаетс  и после выполнени  диагностических микропрограмм и определени  отказавшего субблока процессора требуетс  останов процессора дл  его замены. Осуществление указанной процедуры требует дополнительных временных затрат и снижает коэффициент техниеской готовности системы в целом. Если же по услови м эксплуатации замена отказавшего субблока невозможа , то это приводит к потере работо310 способности процессора. Если процессор  вл етс  частью резервированной системы, указанна  ситуаци  возникает после отказа нескольких процессоров , несмотр  на то, что набор микро программ и регул рное построение опе рационного блока npotteccopa позвол ю функционировать а услови х физических отказов. Однака эта возможность не реализуетс  вследствие отсутстви  средств ПОЗВОПЯЮ1ЦИХ гибко измен ть конфигурацию процессора в зависимости от характера отказов. 1,|е ь изо|бретени  - повышение надежности функционировани  микропрограммного устройства управлени . Поставленна  цель достигаетс  тем что в микропрограммное устройство управлени , содержавшее блок пам ти микрокоманд, блок формировани  адреса , регистр микрокоманд, регистр адреса , буферный регистр, триггер, бло элементов И, причем выходы блока пам ти микрокоманд соединены с входами регистра микрокоманд, перва  группа выходов которого соединена с первой группой входов блока формировани  ад реса, входы сигналов логических условий устройства соединены с второй группой входов блока формировани  ад реса , введены первый и в торой элементы И, первый и второй элементы за держки, одновйбратор, первый, второй и третий коммутаторы, блок ассоциативной г ам ти и формирователь микрокоманд подмены. Причем первый выход формировател  микрокоманд подмены со единен с первым входом первого элемента И и инверсным входой второго элемента И, выход которого соединен с управл ю11(им входом блока элементов выходы которого  вл ютс  выходами .микроопераций устройства, вход тактовых импульсов устройства соединен с управл Ю1цим входом первого коммута тора« с первым управл ющим входом второго коммутатора, через первый элемент задержки с тактовым входом блока пам ти микрокоманд и через вто рой элемент задержки с вторым входом первого и входом второго элементов И выход первого элемента И соединен с управл ющим входом блока ассоциативной пам ти, с единичным входом триггера и через одновйбратор с вторым управл кх1)им входом второго коммутатора , выходы которого соединены с входами буферного регистра, выходы буферного регистра соединены с пер-. 1 выми информационными входами третьего коммутатораt выходы которого соединены с адресными входами блока пам ти микрокоманд, выход триггера соединен с управл юсцим входом т ре тьего коммутатора, цыходы блока формировани  адреса соединены с первыми информационными входами второго коммутатора , выходы первого коммутатора соединены с входами регистра адреса, выходы которого соединены со вторыми информационными входами третьего коммутатора , первый выход регистра микрокоманд соединен с нулевым входом . триггера, втора  группа выходов регистра микрокоманд соединена с первой группой входов формировател  микрокоманд подмены, с вторыми входами элементов И блока и с входами призна кое блока ассоциативной пам ти, выходы которого соединены с вторыми информационными входами второго коммутатора , втора  группа входов формировател  микрокоманд подмень( соединена с группой входов логических условий устройства, второй выход формировател  микрокоманд подмены  вл етс  выходом отказа устройства, вхо- . ды кода операции соединены с вторыми информационными входами первого коммутатора . Кроме того, формирователь микрокоманд подмены содержит регистр, дешифратор , первый и второй элементы ИЛИ, причем перва  группа входов формировател  соединена с первой груп пой входов дешифратора и через регистр с второй группой входов дешифратора , перва  и втора  группы выходов которого соединены соответственно с входами первого и второго элементов ИЛИ выходы которых  вл ютс  соответственно первой и второй группой выходов формировател , втора  группа входов формировател  соединена с третьей группой входов дешифратора . Изобретение повышает надежность микропрограммного устройства управлени  процессора и системы на его основе путем организации гибкого восстановлени  функционировани  процессов в услови х наличи  отказавших элементов в операционном блоке. Дисциплина восстановлени  состоит в введении дл  каждой микрокоманды {или части микрокоманд) и соответствушчих субблоков операционной части процессора эквивалентных последова$10 тельностей микро(«)манд, которые позво л ют выполнить отказавшую микрокоманду (.обойти - отказавший субблок, в хранении в блоке ассоциативной пам ти начальных адресов эквивалентных последовательностей микрокоманд что позвол ет уменьшить объем средств восстановлени  и гибко его иницииро вать, а также в инициировании процедуры восстановлени  в зависимости от исходных данных, поступакмцих в операционный блок процессора, дает возможность продолжать работу в .услови х наличи  отказавших субблоков, не производ  реконфигурации структуры процессора и не снижа  его производительности . Введение блока ассоциативной пам ти и обусловленных ими св зей позвол  ет хранить информацш) о начальных адресах эквивалентных замен ющих последовательностей и считывать их при поступлении соответствующих ассоциативных признаков - кодов микрокоманд и управл ющего сигнала. Введение формировател  микрокоманд подмены и о0условленных им св зей позвол ет осуществл ть выработку управл ю1це ,го сигнала, инициирующего в зависимости от кода отказавойго субблои значений логических условий. в том числе и логических условий, учи тывающих характер-Входных данных, выполнение вместо теку«1ей микрокоманды эквивалентной последовательности микрокоманд, а также не вырабатывать управл ющий сигнал, если входные дан ные не критичны к отказавшему субблоку , и вырабатывать сигнал отказа процессора при невозможности маскировани  отказавшего субблока. Введение второго элемента И и обусловленных им св зей позвол ет фор мировать управл ющий сигнал дл  выдачи сигналов микроопераций с второй группы выходов регистра микрокоманд через первый блок элементов И на выходы микроопераций устройства. Введение первого элемента И и обусловленных.ИМ св зей позвол ет формировать управл щий сигнал дл  блока ассоциативной пам ти, единичного входа триггера и одновибратора, Введение первого элемента задержки и обусловленных им св зей позвол ет задерживать тактовый импульс на управ л ющем входе блока пам ти микрокоманд на врем  записи адреса очередной 1 микpo oмaиды в регистр адреса либо в буферный регистр. Введение первого коммутатора и обусловленных им св зей позвол ет передавать в регистр адреса адрес очередной микрокоманды .либо с входом кода операции устройства, либо с вы ходом блока формировани  адреса. Введение второго коммутатора и обус овленных им св зей позвол ет передавать в буферный регистр код адреса либо с блока формировани  адреcas либо с блока ассоциативной пам ти . Введение третьего коммутатора и обусловленных им св зей позвол ет передавать адрес очередной микрокоманды на вход блока пам ти адресных микрокоманд либо с регистра адреса, либо с буферного регистра. Введение второго элемента задержки и обусловленных им св зей позвол ет задерживать тактовый импульс на врем  считывани  микрокоманды из блока пам ти микрокоманд и проверки Сигналов микроопераций в формирователе микрокоманд подмены. Введение одновибратора и обуслов енных им св зей позвол ет формировать сигнал запрета на управл ющие ходы второго коммутатора на врем  выполнени  первой микрокоманды из экв 1валентной замен Ю1чей последовательности микрокоманд. На фиг. 1 представлена функциональна  схема устройства} на фиг. 2 функциональна  схема формировател  микрокоманд подмены; на фиг, 3 функциональна  схема блока формировани  адреса. Микропрограммное устройство управлени  содержит (фиг, 1) вторую груп- . пу входов формировател  1, формирователь 2, выход сигнала отказа устройства 3, второй и первый 5 элементы И, выход тактовых импульсов 6, первый 7 и второй 8 элементы задержки , блок элементов И 9 выходы микроопераций 10, группу входов кода операции t1, первый коммутатор 12, регистр адреса 13 третий коммутатор Н, блок пам ти микрокоманд 15 регистр 16 микрокоманд, блок 17 ассоциативной пам ти, группу входов 18 сигналов логических условий, блок 19 формировани  адреса 19, второй коммутатор 20, буферный регистр 21, триггер 22 и одновибратор 23. Формирователь микрокоманд подмены 2 (фиг. .) содержит группу информационных входов .k регистра, регистр 25, дешифратор 26, первый элемент ИЛИ 27, первый выход 28, первую 29 и вторую 30 группы входов, второй элемент ИЖ 31 и второй выход 32,Влок формироваж   адреса 19 (Фиг. содержит первую группу входов 33, группу выходов З, блок элементов И 35, блок сумматоров по модулю два 36, вторую группу входов 37. Назначение основных функциональных элементов устройства. Элемент задержки 8 предназначен дл  задержки тактовых импульсов на врем  считывани  и проверки микрокоманд и выдачи их на управл кнцие входы элементов И Ч и 5. Вход 6 пред назначен дл  подачи на устройство та товых импульсов от внешнего генератора тактовых импульсов. Блок элементов И 9 служит дл  выдачи на выходы 10 сигналов микроопераций с регистра 16 при наличии сигнала на управл ющем входе. Элемент задержки 7 ТВ л  ет задержку тактовых импульсов с входа 6 устройства на вр м  прохождени  информации через коммутаторы 1А, 12 ( 20) и регистр 13 (21 Входы 11 передают код операции (начальный адрес микропрограммы операции ) на регистр адреса 13 через коммутатор 112.регистрТз адрёса слу жит дл  хранени  очередной микрокоманды . Коммутатор }Ц - дл  выдачи на адресные входы блока 12 пам ти адреса либо с регистра 13, либо с регист ра 21 в зависимости от триггера 22. Блок 15 пам ти микрокоманд предназна чен дл  хранени  микрокоманд. Формат микрокоманд, хран щихс  в блоке 15, состоит из трех полей: пер вое - поле кода микроопераций; второе - поле метки окончани  выполнени эквивалентной последовательности мик рокоманд (метка имеет единичное значение только в пос/юдних микрокомандах эквивалентных последовательностей ) ; третье - поле кода базового ад реса очередной микрокоманды и кода провер емого логического услови  пос ле считывани  из блока пам ти 15 микрокоманда записываетс  в регистр 1 При этом в первом поле регистра 16 записываетс  код микроопераций во втором поле метки. 18 Входы предназначены дл  подачи на стройство сигналов логических услоий операционного блока процессора. БлЬк формировани  адреса 19 слу- ит дл  формировани  адреса очередой микрокоманды. При выполнении линейной последовательности код логических условий равен нулю. При этом сигналы на выхо-е блока элементов И 35 отсутствуют. Адрес немодифицируемой части адреса группы входов 37 непосредственно поступает на выходы немодифицированной части адреса группы выходон З, а код модифицируемой части адреса с группы входов 37 поступает через блок сумматоров по модулю два Зб на выходы модифицированной части адреса группы выходов 3. При ветвлении код логических условий не равен нулю и поэтому на выходе блока элементов 35 И существуют сигналы, которые модифицируют адресные разр ды, поступаюи(ие на вхоД сумматоров по модулю два 32. Назначени  элементов формировател  микрокоманд подмены 2 следующие. Регистр 25 предназначен дл  хранени  кодов номеров отказавших субблоков операционного блока процессора и, в соответствии с этими кодами , дл  настройки дешифратора 20. На группу входов 30 блока 2 поступают коды логических условий с группы входов 18 устройства. Коды логических условий, поступающие на груп пу входов 18 устройства, разбиты на две части: перва  определ ет пор док ветвлени  в микропрограмме и осу «ествл ет в зависимости от кода провер емых логических условии, поступающих на вход блока 19, модификацию адреса очередной микрокоманды, втора  часть сигналов логических условий позвол ет определить необходимость выполнени  вместо теку1цей микрокоман- ды эквивалентной последовательности в зависимости от входных данных операционного блока процессора. По сигналам с регистра 25 и групп входов 29 и 30 дешифратор 26 формирует три множества сигналов Q соответственно. Если выходной сигнал дешифратора 26 попадает во множества Qi, то на выходе элемента ИЛИ 27 по вл етс  сигнал, который поступает на выход 28 формировател  2. При этом возможна достоверна  обработка данных операционным блоком процессора путем маскировани  его неисправных суббло ков, что осуи(ествл етс  путем формир вани  вместо текущей микрокоманды эк вивалентной замен ющей последователь ности микрокоманд. Ксли выходной сигнал дешифратора 26 попадает во множество то на выходе элемента ИЛИ 31 и по вл етс - сигнал, соответствующий отказу процессора, т.е. при данных значени  операндов (вход 30 формировател  2) и существующей неисправности операционного блока процессора (содержимо регистра 25) маскирование последней путем выполнени  эквивалентной после вательиоЬти микрокоманд вместо текущей микрокоманды невозможно. Нс и выходной сигнал дешифратора 26 попадает во множество Qi (суб блоки операционного блока процессора исправны либо входные некритичны к отказам субблоков), на выходах формировани  2 сигналы отсутствуют и процессор продолжает достоверную обработку аходных данных. f) р и м е р. Необходимо построить дешифратор 2 при следующих исходных данных,: мисло субблоков операционного блока процессора - 3J число микро команд - 16 разр дность сигналов логических условий, соответствующих эбрабатыааемым данным - 2; результа fbi моделировани  неисправностей процессора заданы таблицей, на пересечении строк и столбцов записаны номера мно ества, в которые должны попадать выходные сигналы дешифратора 7.6 с :сли дл  -текущих кодов отказавшего субблока, микроопераций и операндов на пересечении строк и столбцов стоит цифра 1, то выходной сигнал де шифратора .6 попадает во множестeoQ;j . При этом на выходе 28 формиро вател  2 по вл етс  сигнал. Ксли на пересечении строк и столб цов стоит цифра 2 выходной сигнал д шифратора 26 попадает во множество Q, При этом сигнал по вл етс  на выходе 32 формировател  2. Если все субблоки операционного блока процессора исправны, выходные сигналы дешифратора 26 попадают во множество Qj (не показано и на выходах 28 и 32 формировател  2 сигналы отсутствуют. в коде номера отказавшего субблока первые (старшие) три разр да указывайт номер отказавшего субблока в позииионном коде, последний разр д тип неиспранности ( константа О или константа О, Такой дешифратор может быть построен по следуинчей методике Например если неисправен первый субблок и тип неисправности - константа О, то этой неисправности соответствует код 0010. Зтот код поступает в регистр 25«Ксли на группу входов 2S формировател  2 поступает код микроопераций 0001, а на группу входов 30 -код операндов 01, выходной сигнал дешифратора 7.6 попадает so множествоQ . ПриЭТОМ на выходе 28 формирозател  2 формируетс  сигнал, отказ процессора не наступает и микрокоманда 0001 ре-ализуетс  путем выполнени  вместо нее эквивалентной занимающей последовательности микрокоманд . Нсли на группу входов 30 поступает код 01, сигнал на еыходе дешифратора .6 попадает во множество ф..Лри этом на выходе 3. формировател  по зпнетс  сигнал отказа. Микропрограммное устройство управлени  (фиг. 1) функционирует в двух режимах: при исправном операционном блоке процессора и при неисправных субблоках операционного блока процессора. , Работа устройства в первом режиме Триггер 22 находитс  в нулевом состо нии. При поступлении на вход 6 устройства тактового импульса код входом 1I устройства через операции с 12 записываетс  в рекоммутатор гистр 13. Код с выходом регистра 13 через коммутатор 1Ц поступает на адресные входы (5лока пам ти 15. С приходом )1мпульс.а с выхода элемента задержки 7 с блока пам ти 15 считываетс  перва  микрокоманда и записываетс  в регистр 16. При этом информаци  из регистра 16 поступает в формирователь 2 и блок 19. Сигнал с выхода элемента задет жки 8 проходит через элемент И j ( в этом режиме функционировани  сигнал на первом выходе формировател  2 отсутствует) и разрешает выдачу сигналов микроопераций с регистра 16 через блок элементов И 9 на выходы устройства 10„ С приходом очередного тактового импульса на вход 6 устройства адрес очередной иикрокоманды с блока 13 формировани адреса через коммутатор 12 записыва етс  в регистр 13. Далее устройство управлени  функционирует по описанному алгоритму. Р.сли происходит отказ одного из субблоков операционного блока проце сора, он идентифицируетс  средствами контрол  процессора и на входы И поступает код адреса первой микрокоманды микропрограммы диагностики процессора. В режиме диагностики устройство функционирует аналогично функционированию в первом режиме. В процессе выполнени  микропрограммы диагностики определ етс  номер отказавшего субблока операционного блока про цессора и тип неисправности. При считывании микрокоманды Конец микропрограммы диагностики из блока 15 пам ти регистр 25 формировател  . 2) открываетс  по входу синхронизации. При этом код номера отказавшего субблока и типа HeHcnpaBHoctH записываетс  в регистр 25 о Далее устройство продолжает выполн ть рабочую программу по описан ному алгоритму. По сигналам, посту|паюи )им на первую 29 и вторую 30 группы входов формировател  2, и по содержимому регистра 25 дешифратор формирует соответствующие выходные сигналы. Если выходные сигналы дешифратора 26 принадлежат к множеству О , то устройство функционирует в первом режиме работы. Нсли при .надлежит к множеству Чт-г выход 3 устройства из формировател  2 выдаетс  сигнал отказа npoi eccopa. Если сигнал принадлежит к мно-жеству 0, то через первый элемент ИЛИ 27 он поступает на первый вмход 28 формировател  2 и переводит устройство во второй режим функ ционировани . Работа устройства управлени  во втором режиме.

00 01

0001 0001

1 2 1 2

2 1 2221 Сигнал -с выхода элемента задержки 8 проходит через элемент И 5 на одновибратор 23, вход триггера 22 и управл ю ций вход блока ассоциативной пам ти 17. При этом по содержимому операционной части микрокоманды, считанной из блока пам ти 15, из блока 17 пам ти считываетс  адрес первой микрокоманды эквивалентной замен ющей последовательности микрокоманд и записываетс  через коммутатор 20 в регистр 21 а Триггер 20 устанавливаетс  в единичное состо ние, а одновибратор 23 формирует импульс. Так как сигнал на управл ющем входе блока элементов И 9 отсутствует, то код микроопераций считанной микро команды на выходы 10 устройства не поступает..,, С приходом очередного тактового импульса на вход 6 устройства из блока 12 пам ти по адресу, хран щемус  в регистре 21,считываетс  перва  микрокоманда эквивалентной замен ющей последовательности микрокоманд. Далее устройство функционирует аналогично функционированию в первом режиме . При считывании последней микрокоманды эквивалентной замен ющей последовательности микрокоманд текущей микрокоманды на выходе пол  метки регистра 16 по вл етс  единичный сигнал . Триггер 22 переходит в нулевое состо ние, а устройство в целом - в первый режим работы. I По адресу, записанному в регистре 13, из блока 15 пам ти по описанному алгоритму считываетс  очередна  микрокоманда. Далее устройство функционирует аналогично описанному алгоритму . Изобретение позвол ет повысить надежность и расширить области применени  микропрограммных процессоров.

Примечание. Знак означает некритицность субблоков операционного блока процессора к значени м этих разр дов при выполн нии микрокоманд, заданных в кодах микроопераций ,

Продолжение таблицы

Фиъ2

Claims (2)

1. (5Й) 1· МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, блок формирования адреса, регистр микрокоманд, регистр адреса, буферный регистр, триггер, блок элементов И, причем выходы блока памяти микрокоманд соединены с входами регистра микрокоманд, первая группа выходов которого соединена с первой группой входов блока формирования адреса, входы сигналов логических условий устройства соединены с второй группой входов блока формирования адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности, в него введены первый и второй элементы И, первый и второй, элементы задержки, одновибратор, первый, второй и третий коммутаторы, блок ассоциативной памяти и формирователь микрокоманд подмены, причем первый выход формирователя микрокоманд подмены соединен с первым входом первого элемента И и инверсным входом второго элемента И, выход которого соединен с управляющим входом блока элементов И, выходы которого являются выходами микроопераций устройства, вход тактовых импульсов устройства соединен с управляющим входом первого коммутатора, с первым управляющим входом второго коммутатора.через первый элемент задержки с тактовым входом блока памяти микрокоманд и через второй элемент задержки - с вторым входом первого и входом второго элементов И, выход первого элемента И соединен с управляющим входом блока ассоциативной памяти, с единичным вхо- _β дом триггера и через одновибратор - ,® с вторым управляющим входом второго коммутатора, выходы которого соединены с входами буферного регистра, вы- ходы буферного регистра соединены с первыми информационными входами третьего коммутатора, выходы которого соединены с адресными входами блока памяти микрокоманд, выход триггера соединен с управляющим входом третьего коммутатора, выходы блока формирования адреса - с первыми информационными входами второго комму' татора, выходы первого коммутатора - ’ с входами регистра адреса, выходы .которого сбединены с вторыми информационными входами третьего коммутатора, первый выход регистра микрокоманд соединен с нулевым входом триггера, вторая группа выходов регистра микрокоманд соединена с первой группой входов формирователя микрокоманд подмены, с вторыми входами элементов И блока и с входами признаков блока ассоциативной памяти, выходы которого . 1030801 соединены с вторыми информационными · входами второго коммутатора, вторая группа входов формирователя микрокоманд подмены соединена с группой входов логических условий устройства, второй выход формирователя микрокоманд подмены является выходом отказа устройства, входы кода операции соединены с вторыми информационными входами первого коммутатора.
2. 2. Устройство по π. 1, о т л и чающееся тем, что формирователь микрокоманд подмены содержит· регистр, дешифратор, первый И второй' элементы ИЛИ, причем первая группа входов формирователя соединена с первой группой входов дешифратора и через регистр - с второй группой входов дешифратора, первая и вторая группа выходов которого соединены соответствено с входами первого и второго элементов ИЛИ, выходы которых являются соответственно первой и второй группой выходов формирователя, вторая группа входов формирователя соединеia с третьей группой входов дешифратора .