SU983713A1 - Перестраиваемый микропрограммный процессор - Google Patents

Description

Изобретение относитс  к цифровой ,. вычислительной технике и может быть использовано при проектировании быстродействующих гщаптивных вычис лительных систем с микропрограммным управлением.

Известны микропрограммные процессоры с самодиагностикой, содержащие дублированные блоки обработки инфор1 мации и локальной пам ти, блок мик- . ропрограммного управлени  и блок основной пам ти 1 3 - Сз . .

Недостатками известных процессоре  вл ютс  большой объем оборудовани , св занный с необходимостью дополнительного резервировани  на уровне устройств дл  обеспечени  их работо способности .при отказах,Я1 значитель-, ные простои оборудовани , св занные с тем, что процессоры рассчитаны на обработку информации в часы наибольшей нагрузки и Мс1лоэффективны (не нагружены обработкой информации) при функционировании в остальное врем .

Наиболее близким техническим решением к предлагаемому устройству  вл етс  микропрограммный процессор содержащий первый и второй блоки локальной пам ти, первый и второй операционные блоки, блок основной

пам ти, регистр данных, регистр адреса , блок буферной пам ти, буферный регистр, коммутатор, триггер управлени ,, генератор эталонов, первую третью сравнени , первый и второй регистры результатов теста, первый и второй дешифраторы, формирователь адреса микрокоманд, блок пам ти микрокоманд, формирователь микроопе10 раций, первый блок элементов И, регистр возврата, причем первый выход регистра данных соединен с первым входом регистра адреса, выход которого соединен с первым входом блока

15 буферной пам ти и первым входом блока основной пам ти, выход которого соединен с первым входом регистра данных, второй вход - с выходом буферного регистра, первый и второй

20 входа которого соединены с первым и вторым выходами коммутатора соответственно , и вторым входом блока буферной пам ти, третий вход - с первым входом первого блока элементов И,

25 второй вход которого соединен с выходом фор1шровател  адреса микрокоманд и входом блока пам ти микрокоманд, а выход - с- входом регистра возврата , выход которого соединен с третьим 30 входом блока буферной пам ти, выход которого соединен с вторым входом регистра данных, второй выход которого соединен с первым входом формировател  адреса микрокоманд, второй вход которого соединен с первым выходом формировател  микроопераций, вход которого соединен с выходом бло ка пам ти микрокоманд, второй выход . с входом rertiepaTopa эталонов, выход которого соединен с первыми входами первой и второй схем сравнени , выхо ды которых соединены с информационны ми входами первого и второго регистров результатов теста соответственно выходы которых соединены с информаци онными входами первого и второго дешифраторов соответственно, первый вход третьей схемы сравнени  соединен с вторым входом первой схемы сравнени , первым входом коммутатора и .первым выходом первого операционного блока, второй выход которого соединен с первым входом первого бло ка локальной пам ти, выход которого соединен с первьм входом первого операционного блока, второй вход третьей схемы сравнени  соединен с вторым входом второй cxeivbi сравнени  вторым входом коммутатора и первым выходом второго операционного блока, второй выход которого соединен с пер вым входом второго блока локальной пам ти, выход которого соединен с первым входом второго операционного блока, третий выход формировател  микроопераций соединен с четвертым входом блока .буферной пам ти, вторым входом регистра адреса, четвертым входом блока.основной пам ти, с вторыми входами первого и второго дешиф раторов , с вторыми входами первого и второго регистров результатов теста, с вторыми входами первого и .второго операционных блоков, с вторыми входами первого и второго блоков локаль ной пам ти 4 J. Недостатками указанного процессор  вл ютс  большой объем оборудовани  и низка  достоверность функционирова ни , В известном устройстве реализуетс  следующа  дисциплина функционировани . Результаты работы двух параллельн функционирующих каналов обработки ин формации сравниваютс . При их совпадении осуществл етс  обмен данным с блоком основной пам ти процессора. При этом один канал функционирует как ОСНОВНОЙ а другой - как резервный . В случае -несовпадени  результатов обработки информации в двух кана лах треть  схема сравнени  формирует управл ющий сигнал, по которому запу каютс  микропрограмма обработки отка за, в ходе выполнени  которой работд процессора блокируетс , содержимое каналов передаетс  в блок, буферной пам ти, а затем с использованием специального диагностического оборудовани  определ етс  отказавший канал. По результатам диагностики определ етс  работоспособность канала, восстанавливаетс  его содержимое и процессор продолжает работу в одноканальном режиме. Вольшой объем оборудовани  процессора объ сн етс  следующей причиной. В процессоре отсутствуют средства адаптации к нагрузке («например, к числу обслуживае1 Ых абонентов при использовании процессора в системе коммутации ) , котора  в зависимости от условий функционировани  может мен тьс  (при работе систем коммутации имеетс  период времени, так называемый час наибольшей нагрузки, когда число подключаемых абонентов максимально и требуетс  обеспечить максимальную производительность процессора . В остсшьное врем  нагрузка резко уменьшаетс  и процессорможет работать с минимальной производительностью ) . В св зи с этим, каждый из каналов процессора рассчитан на работу со словами полной длины (например, 32-битнь 4и) , считываемыми из блока основной пам ти. Обработка слов полной длины обеспечивает требуемую производительность при максимгшьной нагрузке, котора  обычно сохран ет небольшой отрезок времени, имеющий незначительную относительную величину , (в системах коммутации максимальна  нагрузка сохран етс  обычно в течение 1-2 ч за сутки). Следовательно , большую часть времени, когда процессор может работать с меньшей производительностью (например, за счет обработки полуслов длиной 16 бит) вычислительные мощности процессора используютс  неэффективно. Это обуславливает большую структурную избыточность процессора, котора  приводит к существенным дополнительным затратам оборудовани  (т.е. практически к удвоению его объема), и вызывает низкую достоверность функционировани  за счет увеличени  веро тности парных ошибок в каналах. Указанные недостатки, в свою очередь , обуславливают также большое врем  диагностировани  при выходе из стро  одного из канёшов вследствие большой размерности провер емого объекта (канала), что в конечном итоге снижает коэффициент технической готовности . Целью изобретени   вл етс  сокращение оборудовани . Поставленна  цель достигаетс  тем, что в перестраиваемый микропрограммный процессор, содержащий первый и второй блоки локёшьной пам ти, первый и второй операционные блоки, блок основной пам ти, регистр адреса.

регистр данных, блок буферной пам ти , буферный регистр, коммутатор, триггер управлени , блок пам ти эталонов , первый, второй и третий блоки сравнени , первый и второй регистры результата, первый и второй дешифраторы , формирователь адреса микрокоманд , блок пам ти микрокоманд, формирователь микроопераций, первый блок элементов И, регистр возврата, причем первый выход регистра данных соединен с первым входом регистра адреса , выход которого соединен с адресными входами блоков буферной и основной пам ти, выход блока основной пам ти соединен с пе(рвым информационным входом регистра данных, второй выход которо.го соединен с входом кода операций формировател  адреса микрокоманд , первый и второй выходы коммутатора соединены соответственно с первыми и вторыми входами буферного регистра, выход которого соединен с первыми информационными входами блоков буферной и основной пам ти, выход первого блока элементов И соединен с входом регистра возврата, выход которого соединен с вторым информационным входом блока буферной пам ти, выход микроопераций формировател  микроопераций соединен с первым управл ющим входом коммутатора, с первым управл ющим входом.блока основной пам ти, с управл ющим входом регистра адреса, с управл ющими входами первого и второго регистров результата, первого и второго дешифраторов , первого и второго блоков локальной пам ти, первого и второго операционных блоков и первым управл ющим входом блока буферной пам ти, выход которого соединен с вторым информационным входом регистра данных, выход формировател  адреса микрокоманд соединен с входом блока пам ти микрокоманд и с первыми входами первого блока элементов И, вторые входы которого соединены с управл ющим входом формировател  адреса микрокоманд , выход блока пам ти микрокоманд соединен с вх®дом формировател  микроопераций, выходы адреса микрокоманд и адреса эталонов которого соединены соответственно с адресным входом формировател  адреса микрокоманд и с вторым входом блока пам ти эталонов , выходы первого и второго блоков локальной пам ти соединены соответственно с информационными входами первого и второго операционных блоков , первые информационные выходы которых соединены с первыми информационными входами первого и второго блоков локальной пам ти соответственно, второй информационный выход первого операционного блока соединен с первым информационным входом коммутатора и с первыми входами первого и второго

блоков сравнени , выход первого из которых соединен с информационным входом первого регистра результата, второй информационный выход второго операционного блока соединен с вторым информационным входом коммутатора, о вторым входом первого блока сравнени  и с первым входом третьего блока сравнени , выход которого соединен с информационным входом второго регист0 ра результата, выход блока пам ти эталонов соединен с вторыми входами второго и третьего блоков сравнени , выходы первого и второго регистров результата соединены с информационными входами первого и второго дешифра5 торов, введены второй, третий, чет- . вертый и п тый блоки элементов И, первый и второй блоки элементов ИЛИ, первый, второй, третий, четвертый и п тый элементы И, первый, второй,

0 третий, четвертый и п тый элементы ИЛИ, третий дешифратор, одновибратор, элемент задержки, регистр за вок, триггер режима и триггер отказа, причем выход первого блока сравнени 

5 соединен с единичным входом триггера отказа, единичный выход которого через одновибратор соединен с управл -ющим входом формировател  адреса микрокоманд и вторым управл ющим входом

0 блока основной пам ти, нулевой выход триггера отказа соединен с первыми входами первого, второго и третьего элементов И, выход которого соединен с первым входом первого элемента ИЛИ,

5 выходы первого и второго деишфраторов соединены соответственно с первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выходы которых соединены соответственно с

0 единичным и нулевым входами триггера управлени , выход микроопераций формировател  микроопераций соединен с нулевым входом триггера отказа, через элемент задержки - с установочным входом регистра за вок, вторым вхо5 дом первого элемента И, первым входрм четвертого элемента И, первыми входами второго и третьего блоков элементов И, вторыми входами третьего и второго элементов И, выход которо6 го соединен с вторым входом второго элемента ИЛИ, входы за вок устрой .ства соединены с информационными входами регистра за вок, выход которого соединен с входами третьего де5 шифратора, выходы дешифратора соединены с входами третьего элемента ИЛИ, выход которого соединен с третьим входом первого элемента И и инверсным входом четвертого элемента И,

О выходы которых соединены соответственно с единичным и нулевым входами триггера режима, нулевой выход триггера режима соединен с управл ющим входом первого блока сравнени , с

5 вторыми входами второго и третьего

блоков элементов И н инверсными входами четвертого и п того блоков элементов И, выходи которых соединены соответственно с первыми входами первого и второго блоков элементов ИЛИ, единичный выход триггера режима соединен с первым входом п того элемента И, вторым управл ющим входом формировател  адреса микрокоманд и первыми входами третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с вторым и третьим управл ющими входами коммутатора, единичный и нулевой выходы триггера управлени  соединены с вторыми входами третьего и четвертого элементов ИЛИ соответственно, второй выход регистра данных соединен с пр мыми входами четвертого и п того блоков элементов И и с третьими входами второго и третьего элементов И, выход которого соединен с вторыми входами первого и второго блоков элементов ИЛИ, выход второго блока элементов И соединен с третьими входами первого и второго блоков элементов ИЛИ, выходы которых соединены соответственн с вторыми информационными входами первого и второго блоков локальной пам ти, выход переноса первого операционного блока соединен с вторым входом п того элемента И, выход которого соединен с входом переноса второго операционного блока.

При этом операционный блок содержит дешифратор, шифратор, первую и вторую группы элементов И, группу элементов 2И-ИЛИ, сумматор и регистр причем управл киций вход операционного блока соединен с входом дешифратора , выход которого соединен с входом шифратора, выход шифратора соединен с управл ющими входами первой и второй групп-элементов И, с управл ющими входг1ми первой и второй групп входов группы элементов 2И-ИЛИ и с управл ющим входом регистра, выход которого соединен с информационным входом первой группы входов группы элементов 2И-ИЛИ и информационными входами первой и второй групп элементов И, выходы первой и второй групп элементов И  вл ютс  первым и вторым информационными выходами операционного блока, информационный вход и вход переноса операционного блока соединены соответственно с информационным входом второй группы входов группы элементов 2И-ИЛИ и с входом переноса сумматора, выходы переноса и суммы которого соединены соответственно с выходом.переноса операционного блока и информационным входом регистра, выход группы элементов 2И-ИЛИ соединен с информационным входом сумматора.

Кроме того, формирователь адреса микрокоманд содержит регистр адреса

микрокоманд, шифратор, группу элементов ИЛИ и сумматор по модулю два, причем первый, второй управл ющие входы, входы кода операции и адреса формировател  адреса микрокоманд соединены соответственно с входом шифратора , первым и вторым входами сумматора по модулю два и первым информационным входом регистра адреса микрокоманд , выход которого  вл етс  выходом формировател  адреса микрокоманд , выходы шифратора и сумматора по модулю два соединены с входами группы элементов ИЛИ, выход которой соединен с вторым информационным входом регистра адреса микрокоманд.

Формирователь микроопераций содержит регистр микрокоманд и группу дешифраторов , причем вход формировател  микроопераций соединен с входом регистра микрокоманд, выходы которого . соединены с входами дешифраторов, выходы дешифраторов соединены с выходом микроопераций и адреса эталонов формировател , адресный выход регистра микрокоманд  вл етс  выходом адреса микрокоманд формировател  микроопераций .

Сущность изобретени  состоит в сокращении используемого оборудовани  процессора путем адаптации структуры к подключаемой нагрузке (числу за вок на обслуживание).

Если число за вок К, поступающих на обслуживание, меньше критического К, соответствующего максимальной нагрузке , предлагаемый процессор работает в двухканальном режиме также, как и известное устройство. Отличие состоит в том, что каждое слово, считываемое из блоков основной пам ти, обрабатываетс  за два такта, поскольку каналы имеют разр дность, соответствующую половине слова. В первом такте обрабатываетс  первое полуслово - параллельно в двух каналах со сравнением результатов, а во втором второе полуслово. Формируемый результат передаетс  в основную пам ть. Таким образом, при К К процессор осуществл ет обработку полуслов двум  каналами. При отказе одного из каналов обработки информации запускаетс  микропрограмма обработки отказа, обнаруживаетс  отказавший канал и процессор переходит в одноканальный режим функционировани . При восстановлении работоспособности отказавшего канала, процессор переходит в двухканальный режим функционировани .

Если число за вок на обслуживан21е больше или равно критическому ( К 7/к ) , процессор переходит к обработке слов полной длины. При этом рабочий и контрольный каналы обработки информации путем соответствующей коммутации объедин ютс  в один канал обработки слов (операндов) полной длины. При

этом производительность процессора увеличиваетс  в два раза. После выполнени  каждой микропрограммы процессор анализирует число необслуженных за вок. Если К / К , работа в одноканальном режиме по обработке операндов полной длины продолжаетс , если К К , перед выполнением следующей микропрограммы процессор переходит в двухканальный режим работы по обработке операндов половинной длины и работает аналогично описанному. После выполнени  очередной микропрограм мы (обслуживани  за вки) опра1тшваетс  количество необслуженных за вок и работа процессора продолжаетс  аналогично описанному алгоритму. Осуществление реконфигурации структуры процессора с учетом подключаемой нагрузки (числа за вок) позвол ет производить обработку информации более простыми операционными блоками, а, следовательно , сократить объем используемого оборудовани  процессора.

В предлагаемый микропрограммный .процессор введены четыре блока элементов И, два блока элементов ИЛИ, п ть элементов И, п ть элементов ИЛИ, одновибратор, триггер отказа, регистр за вок, элемент задержки, третий дешифратор , триггер режима.

Код микрокоманды, считываемой из .блока пам ти микрокоманд в формирователь микроопераций, разбит на три пол : первое поле - код адреса следующей микрокоманды; второе поле - код выполн емых микроопераций; третье поле - код адреса эталона, подаваемого в генератор эталонов.

Введение второго - четвертого блоков элементов И, первого и второго блоков элементов ИЛИ и обусловленных ими. св зей позвол ет в зависимости от режима работы процессора -записывать одинаковые операнды в оба блока локальной пам ти или, в случае обработки операнда полной длины,т/2 старших разр дов операнда в первый блок локальной пам ти и младших разр дов операнда во второй.блок локальной пам ти.

введение п того элемента И и обусловленных им св зей позвол ет обеспечить перенос между сумматорами первого и второго операционных блоков в режиме обработки операндов полной длины.

Введение регистра за вок, третьего дешифратора, третьего элемента ИЛИ, первого элемента И, триггера режима и обусловленных ими св зей позвол ет измен ть режим функционировани  процессора . Если в регистре за вок число за вок к 7 к , на выходе третьего дешифратора по вл етс  сигнал, который через третий элемент ИЛИ и первый элемент И воздействует на единичный вход триггера, режима и переводит

его в единичное состо ние. Единичное состо ние триггера соответствует режиму функционировани  процессора при К7/К.

Если Kf, по вление сигнала на подключенных выходах третьего дешифратора не происходит и триггер режима находитс  в нулевом состо нии. При этом процессор функционирует в двухканальном режиме по обработке операн0 тов половинной длины.

Введение элемента задержки и обусловленных им св зей необходимо дл  обнулени  регистра за вок после каждого Опроса его состо ни .

5

Введение четвертого элемента И и обусловленных им св зей необходимо дл  перехода от режима работы процессора при к режиму работы при , что обеспечиваетс  установкой в нуле0 вое состо ние триггера режима.

Введение триггера отказа и обусловленных им св зей необходимо дл  запуска микропрограммы обработки отказа и запрета управлени  триггером управлени  сигналами микроопераций

5 и триггером режима.

Введение второго и третьего элементов И и первого и второго элементов ИЛИ и обусловленных ими св зей позвол ет управл ть работой триггера

0 управлени  либо сигналами микроопе- раций, либо сигналами с выходов первого и второго дешифраторов.

Введение второго одновибратора и обусловленных им св зей позвол ет

5 формировать сигнал запуска микропрограммы обработки отказа и блокировки записи в блок основной пам ти.

Введение третьего и четвертого элементов ИЛИ и обусловленных ими

0 св зей, а также св зи между третьим формирователем микроопераций и первым управл ющим входом коммутатора, позвол ет записывать обработанную информацию в буферный регистр в зависимос5 ти от режима работы либо параллельно с первого и второго операционных блоков при работе в одноканальном режиме обработки операндов полной длины, либо последовательно переписывать с рабочего операционного блока

0 младших и старших разр дов обработанных операндов.

Таким образом, введение новых элементов и указанных св зей позвол ет существенно повысить эффективность

5 микропрограммного процессора на основе адаптации его структуры к услови м функционировани .

На фиг.1приведена функциональна  схема перестраиваемого микропрограммного процессора; на фиг.2 - функциональна  схема блока локальной пам ти; на фиг.З - то же, блока основной пам ти; на фиг.4 - то же, формировател 

5 микроопераций; на фиг.5 - то же, второго операционного блока; на фиг.б то же, блока буферной пам ти; на фиг.7 - то же, блока пам ти эталонов на фиг.8 - то же, формировател  адреса микрокоманд.

Перестраиваемый микропрограммный процессор содержит (фиг.1) второй блой 1 элементов И, четвертый блок 2 элементов И, первый блок 3 элементов ИЛИ, второй блок 4 элементов ИЛИ, первый блок 5 локальной пам ти, второй блок 6 локальной пам ти, блок 7 основной пам ти, регистр 8 данных, регистр 9 адреса, третий блок 10 элементов И, п тый блок 11 элементов И, первый операционный блок 12, п тый элемент И 13, второй операционный блок 14, блок 15 буферной пам ти, регистр 16 за вок, третий дешифратор 17, третий элемент ИЛИ 18, первый элемент И 19, коммутатор 2С, состо  щий из блоков элементов И и блоков элементов ИЛИ, элемент 21 задержки, триггер 22 режима, четвертый элемент И 23, входы 24 за вок,одновибратор 25, буферный регистр 26, третий элемент ИЛИ 27, триггер 28 управлени , четвертый элемент ИЛИ 29, второ элемент ИЛИ 30, блок 31 пам ти эталонов , второй блок 32 сравнени ,первый регистр 33 результата, первый деишфратор 34, второй элемент И 35, первый блок 36 элементов И, регистр 37 возврата, первый блок 38 сравнеНИН , формирователь 39 адреса микрокоманд , блок 40 пам ти микрокоманд, формирователь 41 микроопераций, триггер 42.отказа, третий блок 43 сравнени , второй регистр 44 результата, второй дешифратор 45, третий элемент И 46, первый элемент ИЛИ 47.

Блок локальной пам ти включает {фиг.2) дешифратор 4.8, шифратор 49, п групп 50 элементов 2И-ИЛИ,п -регистров 51,п групп 52 элементов И, выход 53 блока 15 буферной пам ти, первый 54, второй 55 и третий 56 входы блока 15 буферной пам ти.

Блок основной пам ти содержит (фиг.З) первый 57, второй 58, третий 59 и четвертый 60 входы блока 7 основной пам ти соответственно, блок 61 элементов И, накопитель 62, первы 63 и второй 64 элементы И соответственно , триггер 65, выход 66 .блока 7 основной пам ти, входы 67 и 68 синхроимпульсов записи и считывани .

В формирователь микроопераций вход т (фиг.4) вход 69, регистр 70 микtpoкoмaнд ,группа дешифраторов 71 кода микроопераций, дешифратор 72 кода микрокоманд запуска генератора эталонов , первый 73, второй 74 и третий 75 выходы формировател  41 микроопераций соответственно.

Операционные блоки выполнены по одной и той же схеме (фиг.5) и содержат первый 76, второй 77 и тр)етий

78 входы второго операционного блока 14, дешифратор 79, шифратор 80, группу 81 элементов 2И-ИЛИ, сумматор 82, регистр 83, первую 84 и вторую 85 группы элементов И, первый 86 и второй 87 выходы второго операционного блока , 14, выход 88 переноса (в первом операционном блоке не используетс ) .

Блок буферной пам ти включает (фиг.6) первый 89, второй 90, третий 91 и четвертый 92 входы блока 15 буферной пам ти, второй блок 93 элементов И, накопитель 94, блок 95 элементов ИЛИ, выход 96 блока 15 буферной пам ти 15, первый элемент И 97, выход 98 генератора импульсов записи, второй элемент И 99, выход 100 генератора импульсов считывани , первый, вход 101 накопител , первый блок 102 элементов И, второй регистр 103, п тый бл.ок 104 элементов И, второй вход 105 накопител , третий блок 106 элементов И, первый регистр 107, четвертый блок 108 элементов И.

В блоке пам ти эталонов наход тс  (фиг.7) вход 109 генератора эталонов блок 110 элементов ИЛИ, дешифратор 111, блок 112 пам ти эталонов, регистр 113, выход 114 генератора эталонов .

Формирователь адреса микрокоманда включает (фиг.8) первый 115, второй 116 и третий 117 входы формировател  39 адреса микрокоманд, шифратор 118, группу 119 элементов ИЛИ, регистр 120, сумматор 121 по модулю два четвертый вход 122 формировател  адреса микрокоманд, выход 123 формировател  адреса микрокоманд.

Назначение основных элементов функциональной схемы микропрограммного процессора (фиг.1) состоит в следующем: второй -.п тый блоки 1, 10, 2 и 11 элементов И, первый и второй блоки 3 и 4 элементов ИЛИ предназначены дл  передачи операндов из регистра 8 данных в первый 5 и второй 6 блоки локальной пам ти в пор дке, определ емом поступающими сигналами микроопераций и сигналом с нулевого выхода триггера 22 режима.

Блоки 5 и 6 локальной пам ти предназначены дл  хранени  операндов (частей операндов в одноканальном режиме функционировани  при ) и промежуточных результатов обработки информации .

Операционные блоки 12 и 14 осуществл ют преобразование информации по микроопераци м, поступающими с третьего выхода формировател  41 микроопераций . При работе в одноканальном режиме () операционные блоки функционируют как один операционный блок с полной разр дностью обрабатываемых операндов. П тый элемонт и 13

предназначен дл  обеспечени  цепи переноса между сумматорами первого 12 и второго 14 операционных блоков. На первые входы операционных блоков 12 и 14 поступает информаци  с выходов соответствующих блоков локальной пам ти. Результаты обработки вьщаютс  либо на первые входы блоков

5и б локальной пам ти, либо на первый и второй входы коммутатора 20 и на первый блок 38 сравнени  дл  сравнени .

Блок 7 основной пам ти предназначен дл  хранени  данных и команд дл  их обработки.

Регистр 8 данных предназначен дл  приема и хранени  очередных команд и данных выполн емой программы, поступающих из блока 7 основной пам ти на первый вход, и данных, поступающих из блока 15 буферной пам ти на второй вход. Операнды с второго выхода регистра поступают на вторые входы второго - п того блоков 1, 10, 2 и 11 элементов И, а код операции - на первый вход формировател  39 адреса микрокоманд.

Регистр 9 адреса предназначен дл  хранени  адреса следующей команды.

Блок 15 буферной пам ти предназначен дл  хранени  информации, наход щейс  на момент отказа в блоках 5 и

6локальной пам ти, в операционных блоках 12 и 14, в регистре 9 адреса, в регистре 37 возврата и выдачи ее после выполнени  микропрограммы обработки отказа через регистр 8 данных

в соответствующие блоки.

Регистр 16 за вок предназначен дл  хранени  числа за вок на обслуживание поступивших на процессор от потребителей .

Третий дешифратор 17 предназначен дл  выдачи сигнала на выходе при Третий элемент ИЛИ 18 и первый элемент И 19 предназначены дл  формировани  сигнала установки в единичное состо ние триггера 22 режима. Четвертый элемент И 23 предназначен дл  установки в нуль триггера 22 режима. Элемент 21 задержки предназначен дл  обнулени  регистра 16 за вок после его опроса.

Коммутатор 20 предназначен дл  обеспечени  перезаписи обработанной информации с вторых выходов операционных блоков 12 и.14 на первый и второй входы буферного регистра 26 в зависимости от управл ющих сигналов, поступающих на его первый - третий управл ющие входы от четвертого 29 и третьего 27 элементов ИЛИ и третьего выхода формировател  41 микроопераций

Буферный регистр 26 предназначен дл  формировани  и хранени  обработанной информации перед записью ее в блок 7 основной пам ти или в блок 16 буферной пам ти.

Четвертый 29 и третий 27 элементы ИЛИ предназначены дл  формировани  управл ющих сигналов на третий и четвертый вход коммутатора 20 по сигналам , поступаю1аим на их входы с единичного выхода триггера 22 режима, и выхода триггера 28 управлени .

Триггер 28 управлени  предназначен дл  управлени  выдачи информации через коммутатор 20 от первого 12 и4и второго 14 -операционных блоков в двух0 канальном 1: ежиме работы процессора или из исправного канала при возникновении отказа в одном из кангшов. Третий 46 и второй 35 элементы И и второй 30 и первый 47 элементы ИЛИ

5 предназначены дл  формировани  сигналов управлени : .единичный и нулевой, вход триггера 28 управлени  - по сигналам микроопераций с третьего выхода формировател  41 микроопераций,

0 сигналам с выходов первого 34 и второго 45 дешифраторов и нулевого выхода триггера 42 отказа.

Первый блок 38 сравнени  предназначен дл  сравнени  результатов обра5 ботки информации в первом 12 и втором 14 операционных блоках и выдачи, при наличии управл ющего сигнала на управл ющем входе, сигнала рассогласовани  на выходе при несовпадении ре0 зультатов обработки информации. Блок. 31 пам ти эталонов предназначен дл  формировани  эталонных последовательностей и выдачи их на второй 32 и третий 43 блоки сравнени  при выпол5 нении микропрограммы диагностики процессора .

Блоки 32 и 43 сравнени  предназначены дл  сравнени  результатов обработки контрольной информации первым

0 12 и вторым 14 операционными блоками с ожидаемыми результатами тестировани  (эталонными), которые выдаютс  блоком 31 пам ти эталонов в режиме выполнени  микропрограммы диагностики. Первый 33 и второй 44 регистры ре5 зультатов теста предназначены дл  накоплени  информации о первом 12 и втором 14 операционных блоках.

Весь диагностический тест состоит из целого р да диагностических прове0 рок, результат каждой из которых фиксируетс  отдельным битом первого 33 и второго 44 регистров результата теста .

5

На вторые (сдвигающие) входы регистров 33 и 44 результата 31 подаетс  сигнал микрооперации, по которому осуществл етс  сдвиг информации в регистрах .

О

Первый 34 и второй 45 дешифраторы предназначены дл  идентификации исправности соответствующего канала обработки информации по содержимому первого 33 и второго 44 регистров

S результата теста. В конце микропрограммы диагностик дешифраторы 34 и 45 срабатывают по поступлении управл ющего сигнала с формировател  41 микроопераций, и в случае, если в одном из регистров 33 и 44 результата записана комбинаци , соответствующа  исправному состо нию канАла информации, на выходе соответ ствующего дешифратора по вл етс  сиг нал, котоЕИй через второй элемент ИЛИ 30 или первый элемент ИЛИ 47 устанавливает триггер 28 управлени  в нулевое состо ние. Одновибратор 25 предназначен дл  выдачи сигнала запуска,микропрограмг мы обработки отказа в формирователь 39 адреса микрокоманд, блокировки за писи информации из буферного регист-. ра 26 в блок 7 основной пам ти, запи си в регистр 37, возврата через первы |блок 36 элементов И адреса микрокоманды , перед выполнением которой произошел отказ одного из каналов процессора. i Формирователь 39 адреса микрокоманд предназначен дл  формировани  адресов.микрокоманд, считывани  по ним микрокоманд из блока 40 пам ти микрокоманд. Блок 40 пам ти микрокоманд предназначен дл  хранени  микрокоманд об работки информации процессором и мик рокоманд, вход щих в микропрограмму обработки отказа и выдачи их в формирователь 41 микроопераций по адресу , поступающему из формировател  39 адреса микрокоманд. Формирователь 41 микроопераций , предназначен дл  формировани  микроопераций , по которым осуществл етс  обработка информации, дл  формировани  адреса следующей микрокоманды, дл  запуска блока 31 пам ти эталонов Назначение основных функциональных элементов блока локальной пам ти (фиг.2) состоит в следующем. Кодопре образователь , состо щий из лоследовательно соединенных дешифратора 48 и шифратора 49, преобразует поступа-ющие на второй вход 55 блока локальной пам ти коды микроопераций в управл ющие сигналы, которые поступают на управл ющие входы групп элемен тов И блоков 50 элементов 2И-ИЛИ и блоков 52 элементов И, . Преобразование кодов микроопер ций в коды управл ющих сигналов осуществл етс  следующим образом. Код микроопераций преобразовывает с  дешифратором 48 в дес тичный пози ционный код. На одном из выходов дешифратора по вл етс  единичный сигна По этому сигналу шифратор 49 формиру ет код управл ющих сигналов, по кото рым выполн ютс  операции в данном блокеi Преобразователь кодов, состо  щий из дешифратора 4.8 и шифратора 49 может быть выполнен в виде программируемой логической матрицы. п групп 50 элементов 2И-ИЛИ предназначены дл  передачи информации первого 54, третьего 56 входа блока 5 1. 6 } локальной пам ти в соответствующий п -и регистр 51. п регистров 51 предназначены дл  хранени  информации и выдачи ее через соответствукнцие группу 52 элементов И и выход блока 5 ( 6 локальной пам ти . Блок 5(6) локальной пам ти функционирует следующим образом. По очередному коду микрооперации открываютс  по второму - входу первые группы элементов И или по первому входу - вторые группы элементов И 1-го блока 5, элементов 2И-ИЛИ, через которые информаци , поступивша  на первый 54 или третий 56 входы блока 5(6) локальной пам ти, записываетс  в соответствующий 1-й регистр 51 и хранитс  в нем. При необходимости выдачи информации из 1-го регистра 51 на выход 53 блока 5 локальной пам ти, соответствующую i группу 52 элементов И открывают по второму входу сигналом микрооперации и информаци  из регистра 51 через соответствующую группу 52 элементов И поступает на выход 53 блока 5 (6) локальной пам ти. Назначение функциональных элементов блока 7 основной пам ти (фиг.З) сострит в следующем. Накопитель 62 информации предназначен дл  хранени  данных и .команд по их обработке. Первый 63 и второй 64 элементы И предназначены дл  формировани  сигналов считывани  и записи информации на четвертый и третий входы накопител  62 соответственно по адресу, поступающему на первый вход 57 блока 7 основной пам ти. Блок элементов И предназначен дл  выдачи по сигналам микроопераций, (Поступающим на его второй вход, информаци  со второго 58 входа блока основной пам ти 7 на второй вход накопител  62. Триггер 65 предназначен дл  выдачи сигнала блокировки по первому входу первого 63 и второго 64 элементов И при возникновении отказа в одном из каналов обработки информации в процессоре и сн ти  сигнеьпа блокировки при восстановлении отказа. Блок 7 основной пам ти функционирует следующим образом. 1. Режим записи информации. Обработанна  информаци  с выхода буферного регистра 26 поступает на второй вход 58 блока 7 основной пам ти. Код микроопераций записи информации поступает через четвертый вход 60 блока 7 основной пам ти, открыва ет по второму входу блок 61 элементов И и по третьему входу - второй элемент И 64. При нахождении триггера 65 в нулевом состо нии сигнал через второй вход второго элемента И 64 поступает на третий вход накопител  62 и по адресу, поступающему на первый вход накопител  62 с первого входа 57 блока 7 основной пам ти записывает информацию с выхода блока элементов И 64 в накопитель 62, .2. Режим считывани  информации. Код микрооперации считывани  информа ции через четвертый вход 60 поступает на третий вход первого элемента И 63. Сигнал с генератора импульсов считывани  через второй вход первого элемента И 63 поступает на четвертый вход накопител  62 и по адресу, поступающему на первый вход накопител  62 с первого вх9Да 57 блока 7 основной пам ти, производит (считывание следующей команды и подае ее на выход 66 блока 7. 3.. Режим блокировки записи и c-iHтывани  информации. При отказе одног из каналов обработки информации сигн с выхода одновибратора 25 поступает на третий вход 5-9 блока 7 основной п м ти и устанавливает триггер 65 в ну левое состо ние. При этом сигнал на единичном выходе триггера- 65 исчезает , закрыва  по первому входу первый 63 и второй 64 элементы И, запреща  таким образом выдачу в накопитель 62 импульсов записи и считывани . При восстановлении отказавшего канала обработки информации сигнал микрооперации с четвертого входа 60 блока 7 основной пам ти поступает на единичный вход триггера 65. При этом триггер 65 устанавливаетс  в единичное состо ние, открыва  по первому входу первый 63 и второй 64 элементы И. Назначение основных функциональны элементов формировател  41 микроопераций (фиг.4) состоит в следующем. Регистр 70 предназначен дл  хранени  адресных и операционных частей микрокоманд и выдачи их. на первый 73 выход и на входы дешифратора 72 форм ровател  41 микроопераций соответственно . Дешифраторы 71 предназначены дл  формировани  операционной часТи микрокоманд по коду, поступающему.с регистра 70 кодов микроопераций, и выдачи их на третий выход 74 формировател  41 микроопераций. Дешифратор 72 предназначен дл  формировани  адреса первой эталонной комбинации блока 31 пам ти и. выдачи его на второй выход 74 формировател  41 микроопераций. Формирователь 41 микроопераций функционирует следующим образом. Микрокоманда поступает с входа -69 формировател  микроопераций на регистр 70. Адрес следующей микрокоманд ды с первого выхода регистра 70 поступает на первый выход 73 формировател  41 микроопераций,а операционна  часть микрокоманды поступает на входы дешифраторов 71 и 72. В п дешифраторах 71 формируютс  Коды Микрооперации, которые поступают на третий выход 75 формировател  41 микроопераций. В дешифраторе 72 формируетс  адрес первой эталонной комбинации блока 31 пам ти эталонов, который поступает на второй выход 74 формировател  41 микроопераций . Назначение основных функциональных элементов операционных блоков (фиг.5) состоит в следующем. Дешифратор 79 и шифратор 80 преобразовывают поступающие на второй 77 вход операционного блока коды микроопераций в коды управл ющих сигналов (также как и в блоках локальной пам ти ) и подают их на вторые (первые) входы первой и второй групп элементов И группы 81 элементов 2И-ИЛИ и вторые (первые) входы первой 84 и второй 85 групп элементов И соответственно . Группа 81 элементов 2И-ИЛИ предназначена дл  передачи информации, поступающей с выхода регистра 83 или с первого Входа 76 операционных блоков 14 на вход (первый вход) сумматора 82 соответственно, в зависимости от кода управл ющих сигналов. Сумматор 82 предназначен дл  обработки информации и выдачи ее на информационный вход регистра 83, а также (только дл сумматора блока 12) ВЕзщачи сигнала переноса на третий выход первого операционного блока 12. Регистр 83 предназначен дл  промежуточного хранени  информации. Перва  84 и втора  85 группы элементов И предназначены дл  передачи информации с регистра 83 на второй 87 и первый 86 выходы операционного блока соответственно . Операционный блок 14 функционирует следующим образом. По кодам микроопераций формируетс  код управл ющих сигналов, по которому открываетс  перва  группа элементов И группы 81 элементов 2И-ИЛИ и информаци  с первого входа 76 операционного блока 14 через группу 81 элементов 2И-ИЛИ поступает на вход сумматора 82, где осуществл етс  обработка информации. Далее управл ющим сигналом, поступающим на вход синхронизации регистра 83, информаци  с сумматора 82 перезаписываетс  в регистр 83. Затем в зависимости от кода управл ющих сигналов информаци  с регистра 83 по

ступает либо через первый (второй) вход второй группы элементов И группы 81 элементов 2И-ИЛИ на сумматор 82, либо через первую группу 84 элементов И на второй вхыод 87 операционных блоков, либо через вторую,группу 85 элементов И на первый выход 86 опе{эационных блоков 14.

Назначение основных функциональных элементов блока буферной пам ти (фиг.6) состоит в следующем.

Накопитель 94 предназначен дл  хранени  содержимого первого блока 5 локальной пам ти, первого операционного блока 12, эторогсэ, блока б локальной пам ти, второго операционного блока 14 при выполнении микропрограммы обработки отказа.

Первый регистр 107 предназначен дл  хранени  содержимого регистра 9 адреса на врем  выполнени  микропрограммы обработки отказа. Второй регистр 103 предназначен Дл  сохранени  адреса микрокоманды, перед -выполнением которой в процессоре был обнаружен отказ на врем  выполнени  микропрограммы обработки отказа.

Первый 97 и второй 99 элементы И предназначены дл  записи и считывани  информации из накопител  94.

Первый 102 и третий 106 блоки элементов И предназначены дл  записи информации во второй 103 и первый 107 регистры информации с первого 101 и второго 105 входов блока 15 буферной .пам ти.

Второй блок 93 элементов И предназначен дл  управлени  записью информации с второго входа 90 блока 15 буферной пам ти на второй вход накопител  94.. Четвертый 108 и п тый 104 блоки элементов И предназначены дл  управлени  выдачей информации с первого 107 и второго 103 регистров на блок 95 элементов ИЛИ по сигналам микроопераций, поступающим на четвертый 92 вход блока 15 буферной пам ти Блок 95 элементов ИЛИ предназначен дл  выдачи информации на выход 96 блока 15 буферной пам ти с выхода накопител  94 четвертого 108 и п того 104 блоков элементов И.

Блок буферной пам ти функционирует следующим образом.

1, Режим записи информации. Сиг раЛс1ми микроопераций, поступающими на четвертый вход 92 блока 15 буферной пам ти, открываетс  по второму входу первый 102, второй 93 и третий 106 блоки элементов И и первый элемент И 97.Импульсы записи, поступающие через первый элемент И 97 на третий вход накопител  94 по адресу, поступающему с первого входа 101 блока 15 буферной пам ти на первый вход накопител  94, записывают в него информацию с выхода второго блока 93 элементов И.

Информаци , поступающа  на первый вход 101 блока 15 буферной пам ти через открытый по второму входу первый блок 102 элементов И, записываетс  во второй регистр 103. Информаци , поступающа  на второй вход 105 блока 15 буферной Пс1м ти, записываетс  в первый регистр 107.

2. Режим считывани  информации. Сигнсшы микроопераций, поступающие н четвертый вход блока 15 буферной пам ти , открывают по второму входу либо второй элемент И 99, либо четвертый блок 108 элементов И, либо п тый блок И элемента 104. В первом случае импульсы считывани  проход т через второй элемент И 99 на четвертый вхо накопител  94 по адресу, поступающем на его первый вход с первого входа 101 блока 15 буферной пам ти, считывают информацию из накопител  94 и через блок 95 элементов ИЛИ передают ее на выход 96 блока 15 буферной пам ти .

Информаци  с первого 107 или втоiporo 103 регистров через открытые по второму входу четвертый 108, либо ,п тый 104 блоки элементов И и через блок 95 элементов ИЛИ поступает на выход 96 блока 15 буферной пам ти.

Назначение основных функционаЛь (Ных элементов генератора эталонов (фиг.7) состоит в следующем.

Регистр 113 предназначен дл  хранени  и выдачи на выход 114 этгшонной комбинации дл  текущего такта выполнени  микропрограммы диагностик и адреса следующей эталонной комбинации на второй вход группы элементов ИЛИ 110.

Блок 112 пам ти эталонных комбинаций предназначен дл  хранени  эталонных комбинаций дл  микропрограммы диагностики. Дешифратор 111 - дл  формировани  адреса очередной эталонной комбинации и считывани  ее из блока 112 пам ти эталонных комбинаций .

Блок 31 пам ти эталонов функционирует следующим образом.

Сигнал микроопераций, поступающий на вход 109 блока 31 пам ти эталонов поступает через блок 110 элементов ИЛИ на информационный и на управл ющий входы дешифратора 111. По адресу , сформулированному дешифратором 111, из блок-а 112 пам ти эталонных комбинаций считываетс  в регастр 113 очередна  эталонна  комбинаци . Операционна  часть эталонной комбинации поступает с регистра 113 на выход 11 генератора эталонов, а косвенный адрер следующей эталонной комбинации поступает с второго выхода регистра 113 на второй ..вход группы элементов

ИЛИ 110 И через него - на информационный вход дешифратора 111, По сигналу микрооперации, поступающему на управл ющий вход дешифратора 111, он возбуждаетс  и формирует адрес следующей эталонной комбинации.

Назна 1ение основных функциональных элементов формировател  39 адреса микрокоманд (фиг.8) состоит в следующем .

Шифратор 118 предназначен дл  формировани  адреса первой микрокоманды микропрограммы обработки отказа. Блок 119 элементов ИЛИ - дл  выдачи старших разр дов адреса очередной микрокоманды на регистр 120 с выхода сумматора 121 по модулю два либо с выхода шифратора 118. Регистр 120 используетс  дл  хранени  адреса очередной микрокоманды и выдачи его на выход 123 формировател  39 адреса микрокоманд.

формирователь 39 адреса микрокоманд функционирует следующим образом..

Код операции с первого входа 115 поступает на первый вход сумматора 121 по модулю два. Если на второй вход сумматора 121 по модулю два поступает , сигнал, то модифицированный суьв«1атором код операции с выхода сумиатора 121 через блок 119 элементов ИЛИ поступает на первый вход регистра 120 и через него - на выход 123 формировател  адреса микрокоманд.Если сигнал на третьем входе 117 форглировател  39 адреса микрокоманд отсутствует , модификаци  кода операции не производитс , он передаетс  через сумматор 121 по модулю два на блок 119 элементов ИЛИ и с его выхода на первый вход регистра 120.

Адрес очередной микрокоманды поступает на второй вход 116 формировател  41 микроопераций и записываетс  в регистр 120 по второму входу.

. На .четвертый вход 122 формировател  41 микроопераций поступает сигнеш, по которому формирователь адреса микрокоманд формирует адрес первой микрокоманды микропрограммы обработки отказа. Это осуществл етс  следующим образом.

Сигнал с четвертого входа 122 запускает шифратор 118, выходной :игнал которого,  вл ющийс  адресом первой микрокоманды микропрограммы обработки отказа, записываетс  через группу 119 элементов ИЛИ в регистр 120.

Процессор работает следующим образом .

Работа процессора в режиме пониженной нагрузки.

Число за вок в регистре 16 за вок процессора в данном режиме меньше критического ) и сигнал на выходе элемента ИЛИ 18 отсутствует. При выполнении программы обработки за вки

команды считываютс  из блока 7 основной пам ти в регистр 5 данных. Код операции из регистра 8 данных посту- . пает на формирователь 39 адреса микрокоманд . По выбранному адресу из блока 40 пам ти микрокоманд, считываетс  перва  микрокоманда микропрограммы обработки операндов дл  данной команды . При выполнении микропрограммы обработки операндов формирователь 41

микроопераций вырабатывает управл ющие воздействи  на входы блоков 1 и 10 элементов И, блоков 5 и 6 локальной пам ти, операционных блоков 12 и 14 блока 7 основной пам ти, по которым операнды дл  данной команды считываютс  из блока 7 основной пам ти и через регистр 8 данных последовательно записываютс  в блоки 5 и 6 локальной пам ти.

Если в процессоре отсутствуют неисправности , то в каждай момент времени блоки 5 и 6 локальной пам ти хран т одинаковую информацию. В ходе обработки операнды половинной длины

поступают из блоков 5 и 6 локальной пам ти в первый 12 и второй 14 операционные блоки параллельно, и независимо . Дл  этих блоков формирователем 41 микроопераций задаетс  выполнение

одинаковых операций. Результат обработки в зависимости от выполн емой команды записываетс  по сигналам микроопераций из формировател  41 микроопераций либо в первый 5 и второй 6

блоки локальной пам ти, либо через

коммутатор 20 поступает на буферный регистр 26. Далее из регистра 8 данных считываетс  в блоки 5 и б локальной пам ти через коммутатор, состо щий изблоков 1,2,10 и 11 элементов И

и блоков 3 и 4 элементов ИЛИ второй операнд и с ним производитс  аналогична  обработка.

При выполнении команды записи обработанной информации в блок 7 основной пам ти, информаци  с буферного регистра 26 сигналом с формировател  41 микроопераций передаетс  в блок 7 основной пам ти. После этого выбираетс  из блока 7 основной пам ти следующа  команда и процессор работает аналогично.

Блок 38 сравнени  сравнивает результаты обработки данных в первом 12 и втором 14 операционных блоках:

при совпадении результатов никаких специальных действий в процессоре не предпринимаетс  и работа процессора продолжаетс .

Таким образом, первым 12 и вторым

14 операционными блоками выполн етс  параллельна  обработка одинаковых данных половинной длины. Триггер 28 управлени , управл емый сигналами микроопераций из формировател  41

микроопераций, через элементы И 46 и 35 и элементы ИЛИ 30 и 47 разрешает прохождение информации через коммутатор 20 на буферный регистр 26 с первого 12 или с второго 14 операционных блоков. Если в первом 12 или втором 14 операционных блоках либо в 5 или втором б блоках локсшьной пам ти происходит отказ, он обна руживаетс  блоком 38 сравнени  из-за расхождени  в результатах обработки. Сигнал с выхода блока 38 сравнени  устанавливает в единичное состо ние триггер 42 отказа, сигнал с единично го выхода которого запускает одновиб ратор 25. Сигнал с его/выхода запрещает запись обработанной информации в блок 7 основной пам ти.и инициирует выдачу формирователем 39 адреса микрокоманд начального адреса микропрограммы обработки отказа . Адрес следующей микрокоманды, перед выполнением которой произошел от каз, запоминаетс  в регистре 37 возврата через открытый сигналом с одно вибратора 25 блок 36 элементов И. Дл  микропрограммы обработки отказа в блоке 15.буферной пам ти предусмот рено три области  чеек. Перва  область предназначена дл  сохранени  адреса микрокоманды, перед выполнени ем которой в процессоре обнаружен отказ, а также дл  сохранени  содержимого регистра 9 адреса. Втора  область служит дл  сохранени  содержимого первого блока 5 локальной пам т и всех элементов пам ти операционного блока 12. Треть  область аналогин на второй и используетс  дл  сохране ни  состо ни  второго блока 6 локаль ной пам ти и операционного блока 14. При выполнении микропрограммы обработки отказа происходит запоминание содержимого регистра 37 возврата и регистра 9 адреса в первой области блока 15 буферной пам ти, затем по единичному состо нию триггера 28 .управлени  через коммутатор 20 и буфарный регистр 26 во вторую область блока 15 буферной пам ти сигналами из формировател  41 микроопераций перезаписываетс  информаци  из запоминающих элементов операционного бло на 12 и содержимое блока 5 локальной пам ти. После этого триггер 28 управ лени  устанавливаетс  в нулевое состо ние и в третью область блока 15 буферной пам ти перезаписываетс  сое то ние операционного блока 14 и блока 6 локальной пам ти. Таким образом, состо ние всех запоминающих элементов процессора сохран етс  в блоке 15 буферной пам ти , причем, в зависимости от места отказа, неискаженна  информаци  запи сана либо во вторую, либо в третью область блока 15 буферной паг/шти. Локализаци  места отказа выполн  етс  микропрограммным диагностическим тестом, которому передает управление микропрограмма обработки отказа . Диагностический тест выполн етс  путем передачи тестовой информации в первый 5 и второй 6 блоки локальной пам ти, в первый 12 и второй 14 операционные блоки. Из блока 7 основной пам ти считываетс  контрольна  информаци  на первый 5 и второй 6 блоки локальной пам ти. Результаты обработки этой информации в первом 12 и втором 14 операционных блоках раздельно подаютс  на входы блоков 32 и 43 сравнени . Этими блоками сравнени  действительные результаты обработки данных в операционных блоках 12 и 14 сравниваютс  с ожидаемыми в результате тестировани  (эталонными), которые подготавливаютс  блоком 31 пам ти эталонов по кодам из формировател  41 микроопераций. Результаты сравнени  в блоках 32 и 43 сравнени  накапливаютсз  регистрами 33 и 34 результатов теста. Весь диагностический тест состоит из р да тестовых проверок, результат каждой из которых фиксируетс  отдельным разр дом регистров 33 и 44 результатов теста. После завершени  выполне-. ни  микропрограммы диагностического теста содержимое регистров результатов теста подаетс  на информационные вход1л дешифраторов 34 и 45, на управл ющие входы которых в это врем  подаетс  управл ющий сигнал с формировател  41 микроопераций. При этом дешифратор исправного канала возбуждаетс , идентифициру  таким образом исправный канал, и его выходной сигнал через соответствующий элемент ИЛИ устанавливает триггер 28 управлени  в состо ние, соответствующее исправному каналу. При этом передача обработанной информации осуществл етс  с исправного канала через кo нyтaтop 20 в буферный регистр 26. Предположим неисправность обнаружена в блоке 5 локальной пам ти или в операционном блоке 12. При этом после выполнени  микропрограммы обработки отказа срабатывает дешифратор 45 и через элемент ИЛИ 47 устанавливает триггер 28 управлени  в нулевое состо ние . Формирователь 41 микроопераций формирует в регистре 9 адреса начальный адрес третьей области пам ти блока 15 буферной пам ти и возвращает управление микропрограмме обработки отказа. Если отказ обнаружен в блоке 6 локальной пам ти или в операционном блоке 14, управление микропрограмме обработки отказа возвращаетс  с предварительной установкой в . единичное состо ние триггера 28 управлени  и установкой в регистре 9 адреса начального адреса второй области пам ти блока 15 буферной пам ти . После этого микропрограмма обработки отказа переписывает в операционные блоки 12 (14 ) и в блоки 5(6; локальной пам ти информацию из той )Области пам ти блока 15 буферной пам ти , начальный адрес которой установлен в регистре 9 адреса. В результате этих операций элементы пам ти исправных блоков устанавливаютс  в состо ние, соответству ющее правильно выполн ющейс  обра;бот ке информации до возникновени  отказ Элементы пам ти неисправных блоков в работе процессора не участвуют. Пр завершении микропрограм ы обработки отказа сигналы микроопераций из формировател  41 микроопераций считываю из первой области пам ти блока 15 бу ферной пам ти в регистр 9 адреса адрес , хран щийс  там в момент o6Haipyжени  отказа, и снимают блокировку записи в блоке 7 .основной пам ти. В формирователь 39 адреса микрокоманд из блока 15 буферной пам ти пересыла етс  адрес микрокоманды, котора  должна выполн тьс  после обнаружени  отказа, и обработка данных продолжаетс  с того момента, в котором она была приостановлена обработкой отказ Далее процессор продолжает обрабатывать информацию в одноканальном режиме. После восстановлени  отказав шего канала все элементы процессора устанавливаютс  в начгшьное состо ни и далее он функционирует в двухканальном режиме. Работа процессора во врем  повышенной нагрузки. Если число за вок в регистре 16 за вок больше критического, возбужда етс  однаиз- выходных шин дешифратор 17 и этот сигнал через элемент ИЛИ 1 открытый сигналом микрооперации,элемент И 19 устанавливает в единичное состо ние триггер 22 режима. Сигнал с единичного выхода триггера 22 режи ма открывает элемент И 13, поступает на элементы ИЛИ 27 и 29 и на вход формировател  39 адреса микрокоманд. Сигнал с нулевого выхода триггера 22 режима открывает блоки 2 и 11 элементов И и закрывает блоки 1 и 10 элементов И и блок 38 сравнени ,блокиру  таким образом его работу на прот жении времени функционировани  процессора во втором режиме. При этом старшие - разр дов операнда выполн емой команды из регистра 8 данных через блок 2 элементов И и блок 3 элементов ИЛИ записываютс  в блок 5 локальной пам ти, а младшие разр дов операнда через блок 11 элементов И 11 и блок 4 элементов ИЛ записываютс  в блок 6 локальной пам  ти. Таким образом, в блоках 5 и 6 ло кальной пам ти хранитс  операнд полной длины, состо щий из m разр дов. При обработке этого операнда процессор функционирует в одноканальном режиме, в котором цепи переноса операционных блоков 12 и 14 соединены через открытый элемент И 13. После обработки информации в расширенном операционном блоке, состо щем из блоков 12 и 14, сигналами микроопераций результат перезаписываетс  либо в блоки 5 и 6 локальной пам ти либо с выходов операционных блоков 12 и 14 через коммутатор 20 - в буферный регистр 26. С выхода буферного регистра 26 сигналами микроопераций информаци  перезаписываетс  в блок 7 ocHoBHof пам ти. Далее следующий операнд считываетс  с блока 7 основной пам ти в регистр 8 данных и с ним производитс  аналогична  обработка . После выполнени  очередной микропрограммы (обслуживани  очередной- за вки) формирователь 41 микроопераций выдает сигнал опроса -состо ний регистра 16 за вок путем подачи микрооперации на вход элемента И 23 и элемента 21 задержки. Если число за вок в регистре 16 за вок больше критического, элемент И 23 закрыт и триггер 22 режима остаетс  в прежнем состо нии. Процессор приступает к обработке следующей за вки, а сигнал микрооперации через элемент 21 задержки устанавливает регистр 16 за вок в нулевое состо ние. Если при опросе регистра 16 за вок число за вок в нем меньше критического , сигнал микрооперации через элемент И 23 устанавливает триггер 22 режима в нулевое состо ние. При этом блоки 2 и 11 элементов И и элемент И 13 закрываютс , а блоки 1 и 10 элементов И открываютс . Процессор переходит в двухканальный режим функционировани  при , описанный выше. Если в процессоре во врем  функционировани  в двухканальном режиме возникает отказ в одном из каналов, триггер отказа устанавливаетс  в единичное состо ние. При этом элемент И 19 закрываетс  по третьему входу и таким образом блокируетс  реакци  процессора на число за вок в регистре 16 за вок. После восстановлени  отказа триггер 42 отказа сигналом микрооперации устанавливаетс  в нулевое состо ние, элемент И 19 при этом открываетс . Следовательно, перестраиваеьый микропрограммный процессор существенно превосходит известное устройство по объему используемого оборудовани  . Использование предлагаемого процессора позволит повысить эффективность вычислительных систем, обслуживающих нестационарные потоки за вок, например, в автоматических системах коммутации.

Claims (4)

1. Перестраиваемый микропрограммный процессор, содержащий первый и второй блоки локальной пам ти, первый и второй операционные блоки, блок основной пам ти, регистр адреса, регистр данных, блок буферной пам ти, буферный регистр, коммутатор, триггер управлени , блок пам ти эталонов, первый, второй и третий блоки сравнени , первый и второй регистры результата , первый и второй дешифраторы , формирователь адреса микрокоманд, блок пам ти микрокоманд, формирователь микроопераций, первый блок элементов И, регистр возврата, причем первый выход регистра данных соединен с первым входом регистра адреса, выход которого соединен с адресными входами блоков буферной и основной пам ти, выход блока основной йам ти соединен с первым информационным входом регистра данных, второй выход которого соединен с входом кода операций формировател  адреса микрокоманд, первый и второй выходы коммутатора соединены соответственно с первыми, и вторыми входами буферного регистра, выход которого соединен с первыми информационными входами блоков буферной и основной пам ти, выход первого блока элементов И соединен с входом регистра возврата, выход которого соединен с вторым информационным входом блока буферной пам ти, выход микроопераций формировател  микроопераций соёдинен с первым управл ющим входом коммутатора, с первым управл ющим входом блока основной пам ти, с управл ющим входом регистра адреса, с управл ющими входами первого и второго регистров результата, первого и второго дешифраторов, первого и второго блоков локальной пам ти, первого и второго операционных блоков и первым управл ющим входом блока буферной пам ти, выход которого соединен с вторым информационным входом регистра данных, выход формировател  адреса микрокоманд соединен с входом блока пам ти микрокоманд ис первыми входами первого блока элементов И, вторые входы которого соединены с управл ющим входом формировател  адреса микрокоманд , выход блока пам ти микрокоманд соединен с входом формировател  микроопераций, выходы адреса микрокоманд и адреса эталонов которого соединены соответственно с адресный входом формировател  адреса микрокоманд и с входом блока пам ти эталонов выходы первого и второго блоков ло

кальной пам ти соединены соответствено с информационными входами первого и второго операционных блоков, первые информационные выходы которых соединены с первыми информационными входами первого и второго блоков локальной пам ти соответственно, второй информационный выход первого операционного блока соединен с первы информационным входом коммутатора и первыми входами первого и второго блоков сравнени , выход первого из которых соединен с информационным входом первого регистра результата, второй информационный выход второго операционного блока соединен с вторым информационным входом коммутатора , с вторым входом первого блока сравнени  и с первым входом третьего блока сравнени , выход которого соединен с информационным входом второг регистра результата, выход блока пам ти- эталонов соединен с вторыми входами второго и третьего блоков сравнени , выходы первого и второго регистров результата соединены с информационными входами первого и второго дешифраторов, отличающийс  тем, что, с целью сокращени  оборудовани , в устройство введены второй третий, четвертый и п тый блоки элементов И, первый и второй блоки элементов ИЛИ, первый, второй, третий, четвертый и п тый элементы И, первый второй, третий, четвертый и п тый элементы ИЛИ,третий дешифратор, одновибратор , элемент задержки, регистр за вок, триггер режима и триггер отказа , причем выход первого блока сравнени  соединен с единичным входо триггера отказа, единичный выход которого через одновибратор соединен с управл ющим входом формировател  адреса микрокоманд и вторым управл ющим входом блока основной пам ти, нулевой выход триггера отказа соединен с первыми входами первого, второго и третьего элементов И, выход которого соединен с первым входом первого элемента ИЛИ,.выходы первого и второго дешифраторов соединены соответственно с первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выходы которых соединены соответственно с единичным и нулевым входами триггера управлени , выход микроопераций формировател  микроопераций соединен с нулевым входом триггера отказа, через элемент задержки - с установочным входом регистра за вок, вторым.входом первого элемента И, первым входом четвертого элемента И, первыми входами второго и третьего блоков элементов И, вторыми входами третьего и второго элементов И, выход которого соединен с вторым входом второго элемента ИЛИ, йходы за вок устройства соединены с информационньлли входами регистра за вок , выход которого соединен с входами третьего дешифратора, выходы дешифратора соединены с входами третьего элемента ИДИ, выход которого соединен с третьим входом первого элемента И и инверсным входом четвер того элемента И, выходы которых соединены соответственно с единичным и нулевым входами триггера режима, нулевой выход триггера режима соединен с управл ющим входом первого блока сравнени , с вторыми входами второго и третьего блоков элементов И и инверсными входами четвертого и п того блоков элементов и, выходы которых соединены соответственно с первыми входами первого и второго блоков эле ментов ИЛИ, единичный выход триггера режима соединен с первым входом п того элемента И, вторым управл ющим входом формировател  адреса микрокоманд и первыми входами третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с вто рым и третьим управл кидими входами коммутатора, единичный и нулевой выходы триггера управлени  соединены с вторыми входами третьего и четвертог элементов ИЛИ соответственно, второй выход регистра данных соединен с пр  мыми входами четвертого и п того бло ков элементов И и с третьими входами второго и третьего элементов И, выхо которого соединен с вторыми входами первого и второго блоков элементов ИЛИ, выход второго блока элементов И соединен с третьими входами первого второго блоков элементов ИЛИ, выходы которых соединены соответственно с вторыми информационными входами первого и второго блоков локальной пам  ти, выход переноса первого операцион ного блока соединен с вторым входом п того элемента И, выход которого соединен с входом переноса второго операционного блока. 2. Устройство по п.1, отлича ющее с   тем, что операционный блок содержит дешифратор, шифратор, первую и вторую группы элементов И,группу элементов 2И-ИЛИ, сумматор и регистр, причем управл ющий вход операционного блока соединен с входо дешифратора, выход которого соединен с входом шифратора, выход шифратора .соединен с управл ющими входами первой и второй групп элементов и, с управл ющими .входами первой и второй групп входов группы элементов 2И-ИЛИ и с управл ющим входом регистра, выход которого соединен с информационным входом первой группы входов группы элементов 2И-ИЛИ и информационными входами первой и второй групп элементов И, вы.чод1.а первой и второй групп элементов И  вл ютс  первым и вторым информационными выходами операционного блока, информационный вход и вход переноса операционного блока соединены соответственно с информационным входом второй группы входов группы элементов 2И-ИЛИ и с входом переноса сумматора, выходы переноса и суммы которого соединены соответственно с выходом переноса операционного блока и информационным входом регистра, выход группы элементов 2И-ИЛИ соединен с информационным входом сумматора, 3,Устройство по п.1, отличающее с   тем, что формирователь адреса микрокоманд содержит регистр адреса микрокоманд, шифратор, группу элементов ИЛИ и сумматор по модулюдва , причем первый, второй управл ющие входы, входы кода операции и адреса формировател  адреса микрокоманд соединены соответственно с входом шифратора, первым и вторым входами сумматора по модулю два и первым информационным входом регистра адреса микрокоманд, выход которого  вл етс  выходом формировател  адреса микрокоманд , выходы шифратора и сумматора по модулю два соединены с входами группы элементов ИЛИ, выход которой соединен с вторым информационным входом регистра адреса микрокоманд. 4.Устройство по П.1, отличающеес  тем, что формирователь микроопераций содержит регистр микрокоманд и. группу дешифраторов, причем вход формировател  микроопераций соединен с входом регистра микрокоманд , выходы которого соединены с входами дешифраторов, выходы дешифраторов соединены с выходом микроопераций и адреса эталонов формировател , адресный выход регистра микрокоманд  вл етс  выходом адреса микрокоманд формировател  микроопераций. Источники информации, прин тые во внимание при экспертизе 1.Методы автоматического возврата к программе в вычислительной машине GOPRA. Экспресс-информаци  сер. Вычислительна  техника, №20, 1978.

2.Патент США № 3848116, кл. 235-153ЛЕ, опублик. 1976.

3.Той В.Н. Проектирование отказоустойчивых местных процессоров дл  систем электронной коммутации,ТИИЭР, 1978, 10, с.26-47.

4.Лрторское свидетельство СССР 763902, кл. С, 06 F 15/00, 1980 (прототип).

Фи.2

ФиеЗ

Фиг.б

фиг. 6

фаг 7