SU1432532A1

SU1432532A1 - Буферное запоминающее устройство

Info

Publication number: SU1432532A1
Application number: SU874182251A
Authority: SU
Inventors: Владимир Яковлевич Голубчик; Александр Петрович Паришкура; Павел Михайлович Сиверский; Юрий Николаевич Рухлядев; Олег Анатольевич Минченко
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1987-01-21
Filing date: 1987-01-21
Publication date: 1988-10-23

Abstract

Изобретение относитс к вычисли-- тельной технике и может быть использовано дл реализации блоков пам ти. на бис динамического типа. Целью изобретени вл етс повьшение быстродействи Устройство содержит одно- вибраторы 1,2, распределитель 3 импульсов , счетчики 4,5, блок 6 триггеров , блок 7 логических элементов, генератор 8 импульсов, коммутатор 9 адреса, блоки 10, 11 пам ти, счетчик 13 адреса регенерации, входы режима работы 14, информационный 15 и адресный 16, начальной установки 17 устройства , выходы информационный 18, индит кации 19 состо ни устройств. Поставленна цель достигаетс за счет воз- . можности параллельного обращени и pe-tg генерации. 1 ил. /J (Л

Description

Изобретение относитс к вычислительной технике и может быть использовано дл реализации блоков пам ти на бис динамического типа.5

Цель изобретени - повышение быстродействи .

На чертеже представлена функциональна схема устройства.

Устройство содержит одновибрато- 10 ры 1 и 2, распределитель 3 импульсов , содержащий счетчики 4 и 5, блок 6 триггеров и блок 7 логических элементов , генератор 8 импульсов, комму- татор 9 адреса, блоки 10 и 11 пам ти, 15 регистр 12, счетчик 13 адреса регенерации , вход 14 режима работы устрой- ства, информационный 15 и адресный 16 входы устройства, вход 17 начальной установки устройства, информаци- 20 онный выход 18 устройства, выход 19 индикации состо ни устройства. Блок 7 логических элементов содер- жит совокупность логических элемен- тов (элементы И и элемент НЕ), соеди- 25 ненных по схеме, обеспечивающей форми- рование требуемой временной диаграммы на выходе распределител импульсов . Конкретна реализаци блока 7 может быть различной и не вли ет на 30 существо изобретени .

Устройство работает следующим образом .

Распределитель 3 импульсов исполь-« зует тактовые сигналы генератора 8 импульсов, а также сигналы, задающие режим формировани импульсов, и вырабатывает последовательность управ- ЛЯН1ЩИХ сигналов, обеспечивающих 40 обращение к блокам 10 и 11 пам ти динамического типа и записи результата в регистр 12.

До момента начала записи или чтени в блоке 10 или блоке 11 непрерыв- g но полными циклами регенерировалась информаци за счет последовательности управл ющих сигналов, формируемой распределителем 3. Момент начала за- гшси или считьшани в блок 10 или 11 прерывает регенерацию блока 10 или 11 в любой точке цикла регенерации , соответствующей моменту начала записи или считьшани , т.е. в момент перепада потенциала на шине кеда -с младшего разр да адреса.

. При записи информахщ с входа 15 записьгоаетс в блок 10 или 11 по коду адреса на входе 16, старпгие разр 50

0 5 0 5 0

0

g с

0

дь которого через коммутатор 9 посту- п.ют на адресные входы блоков 10 и 11. При чтении по этому же адресу информаци с блоков 10 или 11 считываетс в регистр 12. С вькода регистра 12 выходна информаци по выходу . 18 передаетс во вращение устройства.

По окончании цикла записи или чтени в блоке 10 или 11 снова осуще- ствл етс полный цикл регенерации.

В .конце полного цикла регенерации формируетс счетна единица дл счетчика 13.

Младщий разр д счетчика 13 не вл етс адресом регенерации. К адресным входам блоков 10 или 11 подключены через коммутатор 9 только старшие разр ды счетчика 13. Поэтому адрес регенерации измен етс только при поступлении двух счетных единиц на вход счетчика 13, т.е. по окончании полных циклов регенерации и дл блоков 10 и 11. Благодар этому один счетчик регенерации может формировать адреса регенерации как дл блока 10, так и дл блока 11.

Таким образом, запись или чтение в блок 10 или 11 происходит поочеред- но, причем, если запись или чтение происходит в блок 10, то блок 11 регенерируетс , и наоборот.

Claims

Формула изобретени

.Буферное запоминающее устройство, содержащее два блока пам ти, счетчик адреса регенерации и генератор импульсов , отличающеес тем, что, с целью повышени быстродействи , в него введены распределитель импульсов, регистр, два одновибрато- ра и коммутатор адреса, причем выход генератора импульсов подключен к синхровходу распределител импульсов , вход начальной установки которого подключен к одноименному входу устройства, старшие разр ды адресного входа устройства подключены к первому информационному входу коммутатора адреса, второй информационный вход, управл ющий вход и выход которого подключены соответственно к выходу счетчика адреса регенерации, перво.му выходу распределител импульсов и к адресным входам первого и второго блоков пам ти, выходы которых подключены к информационному входу регистра, вы 1432532

ход которого подключен к информацией-рых подклкг ены к информационному вхо- ному выходу устройства, второй выходду устройства, младший разр д адрес- распределител импульсов подключен кного входа устройства подключен к счетному входу счетчика адреса реге- ,входу запуска первого и второго одно- нерации, третий и четвертый выходывибраторов, выходы которых подключе- распределител импульсов подключеныны соответственно к первому и второ- соответственно к входам выборки строкму входам запуска последовательности первого и второго блоков пам ти, п -импульсов обращени к пам ти распре- тый и шестой выходы распределител юделител импульсов, вход типа форми- импульсов подключены соответственноруемой последовательности импульсов к входам выборки столбцов первого икоторого подключен к входу режима ра- второгб блоков пам ти, седьмой и вось-боты устройства, дев тый и дес тый мой выходы распределител импульсоввыходы распределител импульсов под- подключены соответственно к входам 5ключё} ы соответственно к синхровходу записи-чтени первого и второго бло-регистра и к выходу индикации состо - ков пам ти, информационные входы кото-ни устройства.