SU1739388A1 - Устройство дл управлени регенерацией динамической пам ти со свободными зонами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на микросхемах динамической пам ти. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит первый 1 и второй 2 регистры, первый коммутатор 3, дешифратор 4, группу элементов ИЛИ 5, приоритетный шифратор 6, синхро- генератор 7, счетчик 8, элемент И-ИЛИ-НЕ 9, третий регистр 10, триггер 11, второй коммутатор 12, группу сумматоров по модулю два 13, синхронизирующие выход 14 и вход 15, информационный вход 16, управл ющий выход 17, первый 18 и второй 19 адресные выходы. За счет введени  третьего регистра , триггера, второго коммутатора и группы сумматоров по модулю два в устройстве поочередно устанавливаютс  старшие разр ды адреса и поочередно перебираютс 

Description

сл

с

х| СО

ю

CJ 00 00

младшие разр ды адреса регенерации без перерыва в регенерации при переходе от зоны к зоне регенерации. При этом обеспечиваетс  возможность задани  направлени  перебора зон и изменени  направлени 

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на микросхемах динамической пам ти.

Цель изобретени  - повышение быстро- действи  устройства.

На чертеже представлена функциональна  схема предлагаемого устройства.

Устройство содержит первый 1 и второй 2 регистры, первый коммутатор 3, дешифра- тор 4, группу элементов ИЛИ 5, приоритетный шифратор 6, синхрогенератор 7, счетчик 8, элемент И-ИЛИ-НЕ 9, третий регистр 10, триггер 11, второй коммутатор 12, группу сумматоров 13 по модулю два, синх- ронизирующий выход 14 и вход 15, информционный вход 16, управл ющий выход 17, первый 18 и второй 19 адресные выходы. С выхода 18 задаютс  младшие разр ды строчного адреса, а с выхода 19 - старшие разр ды.

Устройство работает следующим образом .

По синхросигналу на входе 15 в регистр

Iзанос тс  с входа 16 атрибуты зон. С пер- вого выхода регистра 1 снимаетс  код зон. Зона, подлежаща  регенерации, фиксируетс  уровнем 0 в соответствующем разр де регистра. С второго выхода регистра 1 снимаетс  код направлени  адресации зон. Зо- на, подлежаща  адресации по возрастанию, фиксируетс  уровнем О в соответствующем разр де регистра, зона, подлежаща  адресации по убыванию,- уровнем 1. С третьего выхода снимаетс  флажок направ- лени  перебора зон, при переборе по возрастанию это - уровень О.

По сигналу запроса приоритетного шифратора 6 коммутатор 3 подключает к информационному входу регистра 2 первый выход регистра 1, регистр 10 переводитс  в режим записи, разрешаетс  запись в триггер 11. По совпадению сигналов синхроге- нератора 7 и запроса шифратора элемент И-ИЛИ-НЕ 9 формирует сигнал записи. В регистр 2 заноситс  код зон, в регистр 10 - код направлени  адресации зон, в триггер

I1- флажок направлени  перебора зон. Код зон с выхода регистра 2 поступает через коммутатор 12 на вход шифратора 6 и сиг-

перебора адресов внутри зон при переходе от зоны к зоне. Это позвол ет обеспечивать равнонаправленность адресации при внешних обращени х и регенерации и тем самым сократить врем  зан тости устройства. 1 ил.

нал запроса на его выходе сбрасываетс . Коммутатор 3 подключает к входам регистра выходы элементов ИЛИ 5, регистр 10 переводитс  в режим сдвига, запись в триггер 11 запрещаетс . По сбросу запроса на выходе 17 определ етс  возможность записи в регистр 1 новых атрибутов зон.

Шифратор 6 формирует на своем информационном выходе код, соответствующий первому из О на своих информационных входах. По О на выходе триггера 11 коммутатор 12 подключает выходы регистра 2 на входы шифратора 6 без перекоммутации . Сумматоры 13, выполн ющие функцию управл емых инверторов, передают код с информационного выхода шифратора 6 на выход 19 без изменений. Тем самым наивысший приоритет присваиваетс  первому разр ду регистра 2 и на выходе 19 формируютс  старшие разр ды адреса задействованной зоны с наименьшим значением кода адреса. Если на выходе триггера 11 присутствует 1, коммутатор 12 осуществл ет перекоммутацию разр дов регистра 2: выход первого разр да подключаетс  к последнему входу шифратора 6, второго - к предпоследнему, последнего - к первому. Сумматоры 13 инвертируют код на информационном выходе шифратора 6. Тем самым наивысший приоритет присваиваетс  последнему из О на выходах регистра 1 и на выходе 19 формируетс  код адреса наибольшего значени .

По значению кода на выходах сумматоров 13 дешифратор 4 устанавливает 1 на том своем выходе, который соответствует этому коду. Элементы 5 производ т сложение по ИЛИ унитарного кода дешифратора с содержанием регистра 2.

По сигналам синхрогенератора 7 на выходе 14 задаетс  период выборки динамической пам ти, а счетчик 8 генерирует младшие разр ды адреса столбцов, вход щих в подлежащую регенерацию зоны, старшие разр ды которых установлены на выходе 19. Если на выходе регистра 10 присутствует О, счетчик инкрементируетс , и перебор младших разр дов ведетс  по возрастанию , если 1 - счетчик декрементиру- етс , и перебор ведетс  по убыванию. По

совпадению сигналов синхрогенератора 7 и переноса (или заема) счетчика 8 элемент 9 формирует сигнал записи в регистр 2 и сигнал сдвига регистра 10. В регистр 2 заноситс  код, сформированный элементами 5,и на выходе регистра 2 устанавливаетс  в 1 тот из находившихс  в состо нии О разр дов, которому был присвоен наибольший приоритет . На выходе 19 формируетс  код, соответствующий уровню О следующего по приоритетному разр ду регистра 2. По значению соответствующего этому разр ду флажка, хран щемус  в регистре 10, счетчик 8 переустанавливаетс  в режим суммировани  (или вычитани ) и перебираютс  младшие разр ды адресов очередной подлежащей регенерации зоны.

После того, как перебраны адреса последней задействованной зоны, в регистре 2 устанавливаетс  в 1 последний из уста- новленных перед операцией регенерации в О разр дов. Шифратор 6 формирует сигнал запроса, по которому в регистры 2 и 10 и триггер 11 из регистра 1 занос тс  очередные атрибуты.

При подаче питающего напр жени  регистры и триггер устанавливаютс  произвольно . Запись атрибутов по сигналу запроса шифратора 6 производитс  за один цикл регенерации в течение приведени  ди- намической пам ти в рабочее состо ние, которое производитс  за 8-10 циклов регенерации .

Таким образом, в предлагаемом устройстве поочередно устанавливаютс  старшие адреса и поочередно перебираютс  младшие адреса регенерации без перерыва в регенерации при переходе от зоны к зоне. При этом обеспечиваетс  возможность задани  направлени  перебора зон и измене- ни  направлени  перебора адресов внутри зон при переходе от зоны к зоне.

Это позвол ет обеспечить равнонап- равленность адресации при внешних обращени х и регенерации и тем самым сократить врем  зан тости устройства регенерацией .

Claims (1)

1. Формула изобретени  Устройство дл  управлени  регенера- цией динамической пам ти со свободными зонами, содержащее первый и второй регистры , первый коммутатор, дешифратор, группу элементов ИЛИ, приоритетный шифратор , синхрогенератор, счетчик и элемент И-ИЛИ-НЕ, причем информационный вход первого регистра  вл етс  информационным входом устройства, а синхровход пер: вого регистра  вл етс  синхронизирующим

   входом устройства, первый выход первого регистра подключен к первому информационному входу первого коммутатора, выход которого соединен с информационным входом второго регистра, выходы которого соединены с первыми входами соответствующих элементов ИЛИ, выходы дешифратора соединены с вторыми входами элементов ИЛИ, выходы которых соединены с вторым информационным входом первого коммутатора, выход синхрогенератора соединен с синхровходом счетчика и первыми входами первой и второй групп входов элемента И-ИЛИ-НЕ, информационный выход счетчика  вл етс  первым адресным выходом устройства, второй вход первой группы входов элемента И-ИЛИ-НЕ подключен к выходу переноса счетчика, управл ющий выход приоритетного шифратора соединен с управл ющим входом первого коммутатора и вторым входом второй группы входов элемента И-ИЛИ-НЕ и  вл етс  управл ющим выходом устройства , выход элемента И-ИЛИ-НЕ соединен с синхровходом второго регистра, о т- личающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит третий регистр, триггер, второй коммутатор и группу сумматоров по модулю два, причем второй выход первого регистра соединен с информационным входом третьего регистра, синхровход которого подключен к выходу элемента И-ИЛИ-НЕ, управл ющий вход третьего регистра подключен к управл ющему выходу приоритетного шифратора, а выход соединен с управл ющим входом счетчика, третий выход первого регистра соединен с информационным входом триггера, синхровход которого подключен к выходу синхрогенератора , управл ющий вход триггера подключен к управл ющему выходу приоритетного шифратора, а выход триггера соединен с управл ющим входом второго коммутатора и первыми входами сумматоров по модулю два, информационные входы первой группы коммутатора соединены с первого по последний с его информационными входами второй группы соответственно , с последнего по первый и подключены к соответствующим выходам второго регистра, выходы второго коммутатора подключены к соответствующим входам приоритетного шифратора, информационные выходы которого подключены к вторым входам сумматоров по модулю два, выходы сумматоров по модулю два подключены к входу дешифратора и  вл ютс  вторым адресным выходом устройства.