JP6382751B2 - 半導体装置、データ通信システムおよびデータ書き込み制御方法 - Google Patents

Description

本発明は半導体装置、データ通信システムおよびデータ書き込み制御方法に関する。

半導体装置間におけるデータ通信に関する技術として、例えば、特許文献１には、マイクロコンピュータから供給されるチップセレクト信号がアクティブとなっている間にシリアルデータの入力を行い、その後、チップセレクト信号が非アクティブに変化すると入力されたデータをメモリセルに書き込むように構成されたシリアルＥＥＰＲＯＭが記載されている。このシリアルＥＥＰＲＯＭのデータ入力制御部は、チップセレクト信号の立ち上がりエッジを検出すると、シリアルデータの入力を許可し、データの入力サイクルが終了する以前に立下がりエッジを検出すると、そのエッジ検出に基づいてシリアルデータの入力を禁止する。

特開２００３−３３１５８７号公報

半導体装置間でシリアル通信を行うデータ通信システムにおいては、一方の半導体装置（サブコンピュータ）に設けられたレジスタに記憶されたデータの他方の半導体装置（メインコンピュータ）への読み出しと、該レジスタに対するデータの書き込みとが非同期で行われるものがある。このようなデータ通信システムにおいては、該レジスタに対するデータの読み出しタイミングと書き込みタイミングとが重なるおそれがある。また、該レジスタが、複数のビットからなる多ビットデータの記憶を行うものである場合、該レジスタは、複数のフリップフロップ等の記憶回路によって構成され得る。複数の記憶回路の各々には、共通のクロック信号が与えられ、このクロック信号に同期して一斉にデータの書き込みが行われる。しかしながら、各記憶回路におけるクロック信号の入力タイミングは配線長差等に起因して僅かなずれが生じる。これにより、各記憶回路においてデータの書き込みタイミング（更新タイミング）にずれが生じる。従って、該レジスタにおいてデータの読み出しタイミングと書き込みタイミングとが重なった場合には、読み出されたデータにおいてビット間の不整合が生じるおそれがある。すなわち、読み出されたデータにおいて、データ更新後のビットとデータ更新前のビットとが混在するおそれがある。

このような読出しデータにおけるビット間の不整合を防止するためには、該レジスタに対するデータの読み出しが行われる場合に、該レジスタに対するデータの更新を禁止することが考えられる。このようにレジスタからデータの読出しを行う際に該レジスタにおいてデータの更新を禁止した場合には、当該半導体装置における処理の停滞を防止するために、該レジスタに対するデータの読出し完了後に速やかに該レジスタにおけるデータの更新禁止を解除することが望ましい。

そこで、該レジスタに対するデータの読み出し完了をマスター側の半導体装置（メインコンピュータ）から供給されるチップセレクト信号および通信クロック信号に基づいて判定し、読み出しの完了を判定した場合にスレーブ側の半導体装置（サブコンピュータ）に設けられた該レジスタにおけるデータの更新禁止を解除する方式が考えられる。

ここでチップセレクト信号は、マスター側の半導体装置（メインコンピュータ）からスレーブ側の半導体装置（サブコンピュータ）に対して与えられる通信の開始と終了を通知する信号である。マスター側の半導体装置（メインコンピュータ）は、例えば、チップセレクト信号をハイレベルに遷移させることで、スレーブ側（サブコンピュータ）に通信の開始を通知し、チップセレクト信号をローレベルに遷移させることで、スレーブ側の半導体装置（サブコンピュータ）に通信の終了を通知する。例えば、チップセレクト信号によって通信の終了が通知された場合に、スレーブ側の半導体装置（サブコンピュータ）は、該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。

一方、通信クロック信号は、マスター側の半導体装置（メインコンピュータ）からスレーブ側の半導体装置（サブコンピュータ）に対して与えられるクロック信号であり、これらの半導体装置間での通信は、通信クロックに同期して行われる。例えば、スレーブ側の半導体装置（サブコンピュータ）は、該レジスタにおいてデータの更新が禁止された後に供給される通信クロック信号に基づいて該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。

しかしながら、レジスタに対するデータの読み出し完了をチップセレクト信号および通信クロック信号に基づいて判定して該レジスタにおけるデータの更新禁止の解除を行う方式では、更新禁止の解除を適切に行うことができない場合がある。すなわち、マスター側の半導体装置（メインコンピュータ）は、該レジスタにおいてデータの更新が禁止された直後に通信クロック信号の供給を停止してしまう場合がある。また、マスター側の半導体装置（メインコンピュータ）は、レジスタに対するデータの読み出しが完了した後もチップセレクト信号をアクティブ状態（ハイレベル）に維持し続ける場合がある。このような場合には、スレーブ側の半導体装置（サブコンピュータ）は、レジスタに対するデータの読み出し完了を判定することができず、データの更新禁止の解除を速やかに行うことができない。

本発明は上記した点に鑑みてなされたものであり、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法を提供することを目的とする。

本発明に係る半導体装置は、データの書き込みと読み出しとが非同期で行われる記憶部と、出力端子およびリセット入力端子を有し、前記記憶部からデータの読み出しを行う場合に前記出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、前記リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、前記制御信号の信号レベルが前記第１のレベルに遷移した後に、出力信号の信号レベルを順次前記所定のレベルに遷移させる縦続接続された複数のレジスタを含み、前記複数のレジスタのうちのいずれかの出力信号を前記解除信号として出力して前記リセット入力端子に供給する解除信号出力部と、前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、を含む。

また、本発明に係る他の観点による半導体装置は、第１のクロック信号に同期してデータの書き込みが行われ、前記第１のクロック信号とは非同期の第２のクロック信号に同期してデータの読み出しが行われる記憶部と、前記記憶部からデータの読み出しを行う場合に出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、前記制御信号の信号レベルが前記第１のレベルに遷移した後の前記第１のクロック信号に同期したタイミングで信号レベルを前記所定のレベルに遷移させた前記解除信号を出力して前記リセット入力端子に供給する解除信号出力部と、前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、を含む

本発明に係るデータ通信システムは、上記の半導体装置と、前記記憶部から読み出されたデータを受信する他の半導体装置と、を含む。

本発明に係るデータ書込み制御方法は、第１のクロック信号に同期してデータの書き込みが行われ、前記第１のクロック信号とは非同期の第２のクロック信号に同期してデータの読み出しが行われる記憶部からデータの読出しを行う場合に、信号レベルが第１のレベルに遷移する制御信号を生成し、前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第１のレベルに遷移した後の前記第１のクロック信号に同期したタイミングで信号レベルが所定のレベルに遷移する解除信号を生成し、前記解除信号の信号レベルが前記所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させ、前記制御信号が前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可することを含む。

本発明によれば、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法が提供される。

本発明の実施形態に係るデータ通信システムの構成を示すブロック図である。 本発明の実施形態に係るサブコンピュータの構成を示すブロック図である。 データの書込みタイミングと読出しタイミングが重なった状態を示す図である。 本発明の実施形態に係るサブコンピュータの動作の一例を示すタイミングチャートである。 本発明の実施形態に係るサブコンピュータの動作の一例を示すタイミングチャートである。 本発明の他の実施形態に係る遅延回路の構成を示す図である。 比較例に係るサブコンピュータの構成を示すブロック図である。 比較例に係るサブコンピュータの動作の一例を示すタイミングチャートである。

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。

［第１の実施形態］
図１は、本発明の実施形態に係るデータ通信システム１００の構成の一例を示すブロック図である。本実施形態に係るデータ通信システム１００は、メインコンピュータ１０、サブコンピュータ２０およびセンサ１２ａ、１２ｂを含む。メインコンピュータ１０、サブコンピュータ２０およびセンサ１２ａ、１２ｂは、それぞれ、独立した半導体装置として構成されており、単一の配線基板上に搭載されている。なお、サブコンピュータ２０は本発明における半導体装置の一例であり、メインコンピュータ１０は本発明における他の半導体装置の一例である。データ通信システム１００は、本発明におけるデータ通信システムの一例である。

センサ１２ａおよび１２ｂは、例えば、温度センサ、湿度センサ、加速度センサ、地磁気センサ、赤外線センサ、圧力センサ、近接センサ、照度センサ等である。センサ１２ａと１２ｂは互いに異種のセンサであってもよい。なお、本実施形態に係るデータ通信システム１００においては、２つのセンサを備えた構成としているが、１つまたは３つ以上のセンサを含む構成としてもよい。

本実施形態に係るデータ通信システム１００において、メインコンピュータ１０は、例えば、アプリケーションプロセッサであり、サブコンピュータ２０は、センサ１２ａ、１２ｂを制御するマイクロコントローラである。サブコンピュータ２０がセンサ制御を担うことで、メインコンピュータ１０がセンサ制御を行う構成と比較してメインコンピュータ１０の負荷を軽減することができる。すなわち、サブコンピュータ２０がセンサ１２ａ、１２ｂにアクセスしている間、メインコンピュータ１０は、スタンバイ状態となり得る。これにより、システム全体の消費電力を抑制することが可能となる。

メインコンピュータ１０とサブコンピュータ２０はＳＰＩ（Serial Peripheral Interface）バス３０１およびＩ２Ｃ（I-squared-C）バス３０２によって接続されている。メインコンピュータ１０とサブコンピュータ２０は、ＳＰＩバス３０１およびＩ２Ｃバス３０２の一方または双方を介してデータのシリアル通信を行う。

ＳＰＩバス３０１は、メインコンピュータ１０の端子１０１〜１０４と、サブコンピュータ２０の対応する端子２０１〜２０４との間に伝送路を形成する。サブコンピュータ２０の端子２０１には、メインコンピュータ１０から出力されるチップセレクト信号ＳＣＳが供給される。チップセレクト信号ＳＣＳは、メインコンピュータ１０とサブコンピュータ２０との間で行われるＳＰＩバス３０１を介して行われるデータ通信の開始および終了を通知する。メインコンピュータ１０は、サブコンピュータ２０との間でデータ通信を開始する際にチップセレクト信号ＳＣＳをハイレベルに遷移させ、通信を終了する際にチップセレクト信号ＳＣＳをローレベルに遷移させる。また、チップセレクト信号ＳＣＳは、例えば、サブコンピュータが複数存在するシステムにおいて、メインコンピュータ１０とデータ通信を行うサブコンピュータをメインコンピュータ１０が選択するために使用することもできる。

サブコンピュータ２０の端子２０２には、メインコンピュータ１０から出力される通信クロック信号ＳＣＬＫが供給される。ＳＰＩバス３０１を介して行われるメインコンピュータ１０とサブコンピュータ２０との間のデータ通信は、通信クロック信号ＳＣＬＫに同期して行われる。

サブコンピュータ２０の端子２０３には、メインコンピュータ１０から出力される入力信号ＳＤＩが供給される。入力信号ＳＤＩには、サブコンピュータ２０が実行すべき処理を示すコマンドが含まれ、サブコンピュータ２０が備えるレジスタからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。

サブコンピュータ２０の端子２０４から出力される出力信号ＳＤＯは、ＳＰＩバス３０１を介してメインコンピュータ１０に供給される。本実施形態に係るデータ通信システム１００においては、サブコンピュータ２０がセンサ１２ａおよび１２ｂから取得したセンシングデータＤ_ＡおよびＤ_Ｂが、出力信号ＳＤＯとしてメインコンピュータ１０に供給され得る。

Ｉ２Ｃバス３０２は、メインコンピュータ１０の端子１０５および１０６とサブコンピュータ２０の対応する端子２０５および２０６との間に伝送路を形成する。サブコンピュータ２０の端子２０５には、メインコンピュータ１０から出力される通信クロック信号ＳＣＬが供給される。Ｉ２Ｃバス３０２を介して行われるメインコンピュータ１０とサブコンピュータ２０との間のデータ通信は、通信クロック信号ＳＣＬに同期して行われる。サブコンピュータ２０の端子２０６は、メインコンピュータ１０との間で入出力されるデータ信号ＳＤＡを入出力するための端子である。すなわち、データ信号ＳＤＡは、双方向の信号である。

センサ１２ａ、１２ｂからそれぞれ出力されるセンシングデータＤ_Ａ、Ｄ_Ｂは、それぞれ、端子２０７、２０８を介してサブコンピュータ２０に供給される。

図２は、サブコンピュータ２０の構成を示すブロック図である。なお、図２において、Ｉ２Ｃバス３０２に接続される構成部分については図示が省略されている。

サブコンピュータ２０は、インターフェース部２１および機能部２２を含んでいる。機能部２２は、データ更新制御部３０ａおよび３０ｂ、入力段レジスタ３１ａおよび３１ｂ、クロック生成部３２およびＣＰＵ（Central Processing Unit）４０を含む。

入力段レジスタ３１ａはセンサ１２ａから出力されるセンシングデータＤ_Ａを記憶する記憶部であり、入力段レジスタ３１ｂはセンサ１２ｂから出力されるセンシングデータＤ_Ｂを記憶する記憶部である。入力段レジスタ３１ａおよび３１ｂは、それぞれ、複数のビットからなるセンシングデータＤ_ＡおよびＤ_Ｂの各ビットの値を保持する複数のフリップフロップを含んで構成されている。なお、本実施形態では、入力段レジスタ３１ａおよび３１ｂをそれぞれ、センサ１２ａおよび１２ｂに対応させているが、入力段レジスタ３１ａおよび３１ｂは、センサ１２ａおよび１２ｂとの間で対応関係を有していなくてもよい。また、本実施形態では、サブコンピュータ２０が２つの入力段レジスタ３１ａおよび３１ｂを備える場合を例示しているが、入力段レジスタの数は、１つまたは３つ以上であってもよい。入力段レジスタ３１ａおよび３１ｂは、本発明における記憶部の一例である。

入力段レジスタ３１ａおよび３１ｂは、それぞれ、センサ１２ａおよび１２ｂからデータ更新制御部３０ａおよび３０ｂを介して供給されるセンシングデータＤ_ＡおよびＤ_Ｂをクロック生成部３２によって生成される内部クロック信号Ｃ_Ｘに同期して取り込んで保持する。内部クロック信号Ｃ_Ｘは、メインコンピュータ１０から供給される通信クロック信号ＳＣＬＫとは非同期である。すなわち、入力段レジスタ３１ａおよび３１ｂに対する、内部クロック信号Ｃ_Ｘに基づくデータの書き込みと、通信クロック信号ＳＣＬＫに基づくデータの読出しは非同期で行われる。なお、本実施形態において、内部クロック信号Ｃｘの周期は、通信クロック信号ＳＣＬＫの周期よりも短いものとされている。

データ更新制御部３０ａは、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスが自身に対応する入力段レジスタ３１ａのアドレスである場合に、センサ１２ａから受信したセンシングデータＤ_Ａを入力段レジスタ３１ａに供給する。データ更新制御部３０ａは、後述する更新禁止信号Ｓ_Ｆおよび読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ａに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部３０ａは、入力段レジスタ３１ａに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータＤ_Ａを継続して入力段レジスタ３１ａに供給する。すなわち、入力段レジスタ３１ａは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータＤ_Ａを継続して保持する。一方、データ更新制御部３０ａは、入力段レジスタ３１ａに記憶されたデータの更新を許可する場合、センサ１２ａから受信したセンシングデータＤ_Ａを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ３１ａに記憶されたセンシングデータＤ_Ａは逐次更新される。

データ更新制御部３０ａは、更新禁止信号Ｓ_Ｆがデータの更新禁止を示す信号レベル（本実施形態ではローレベル）を呈し且つ読出しアドレス信号ＲＡによって示される読出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスである場合、入力段レジスタ３１ａに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ３１ａに記憶されたデータの更新を許可する。

同様に、データ更新制御部３０ｂは、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスが自身に対応する入力段レジスタ３１ｂのアドレスである場合に、センサ１２ｂから受信したセンシングデータＤ_Ｂを入力段レジスタ３１ｂに供給する。データ更新制御部３０ｂは、更新禁止信号Ｓ_Ｆおよび読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ｂに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部３０ｂは、入力段レジスタ３１ｂに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータＤ_Ｂを継続して入力段レジスタ３１ｂに供給する。すなわち、入力段レジスタ３１ｂは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータＤ_Ｂを継続して保持する。一方、データ更新制御部３０ｂは、入力段レジスタ３１ｂにおける記憶データの更新を許可する場合、センサ１２ｂから受信したセンシングデータＤ_Ｂを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ３１ｂに記憶されたセンシングデータＤ_Ｂは逐次更新される。

データ更新制御部３０ｂは、更新禁止信号Ｓ_Ｆがデータの更新禁止を示す信号レベル（本実施形態ではローレベル）を呈し且つ読出しアドレス信号ＲＡによって示される読出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスである場合、入力段レジスタ３１ｂに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ３１ｂに記憶されたデータの更新を許可する。なお、データ更新制御部３０ａおよび３０ｂは、本発明におけるデータ更新制御部の一例である。

一方、サブコンピュータ２０のインターフェース部２１は、シリアル／パラレル変換部２３、アドレス生成部２４、判定部２５、更新禁止レジスタ２６、セレクタ２７、出力段レジスタ２８およびパラレル／シリアル変換部２９を含む。

セレクタ２７は、アドレス生成部２４によって生成された読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ａおよび３１ｂのいずれか一方を選択し、選択した入力段レジスタ３１ａまたは３１ｂに記憶されたセンシングデータＤ_ＡまたはＤ_Ｂを出力段レジスタ２８に供給する。セレクタ２７は、アドレス信号ＲＡによって示される読出しアドレスが入力段レジスタ３１ａのアドレスである場合には入力段レジスタ３１ａを選択し、アドレス信号ＲＡによって示される読出しアドレスが入力段レジスタ３１ｂのアドレスである場合には入力段レジスタ３１ｂを選択する。

出力段レジスタ２８は、セレクタ２７から供給されるセンシングデータＤ_ＡまたはＤ_Ｂを、通信クロック信号ＳＣＬＫに同期して記憶する記憶部である。出力段レジスタ２８は、入力段レジスタ３１ａおよび３１ｂを構成する複数のフリップフロップの各々に対応する複数のフリップフロップを含んでいる。入力段レジスタ３１ａおよび３１ｂと出力段レジスタ２８との間のデータ通信はパラレル通信となっており、センシングデータＤ_ＡおよびＤ_Ｂの各ビットの値は、通信クロック信号ＳＣＬＫに同期して入力段レジスタ３１ａまたは３１ｂから出力段レジスタ２８に一括して転送される。

パラレル／シリアル変換部２９は、出力段レジスタ２８からパラレルデータとして与えられるセンシングデータＤ_ＡまたはＤ_Ｂをシリアルデータに変換する。パラレル／シリアル変換部２９は、シリアルデータに変換したセンシングデータＤ_ＡまたはＤ_Ｂを出力信号ＳＤＯとして端子２０４から出力してメインコンピュータ１０に供給する。

シリアル／パラレル変換部２３は、端子２０３に入力されるメインコンピュータ１０からのシリアルデータである入力信号ＳＤＩをパラレルデータに変換してアドレス生成部２４に供給する。入力段レジスタ３１ａおよび３１ｂからデータの読み出しを行う場合には、入力信号ＳＤＩにはデータの読出し開始位置を示すアドレス情報などが含まれる。

アドレス生成部２４は、シリアルデータに変換された入力信号ＳＤＩに含まれるアドレス情報に基づいて読み出しアドレス信号ＲＡを生成することによって読み出しアドレスを指定する。アドレス生成部２４は、通信クロック信号ＳＣＬＫに同期した所定のタイミングで読み出しアドレスを順次インクリメントする機能を有する。読み出しアドレス信号ＲＡは、データ更新制御部３０ａ、３０ｂ、セレクタ２７および判定部２５にそれぞれ供給される。

判定部２５は、読み出しアドレス信号ＲＡによって示される読み出しアドレスと、書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致するか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致すると判定した場合には、ローレベルの判定信号Ｓ_Ｄを出力し、一致しないと判定した場合にはハイレベルの判定信号Ｓ_Ｄを出力する。また、判定部２５はローレベルの判定信号Ｓ_Ｄを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出した場合には判定信号Ｓ_Ｄを、初期状態であるハイレベルにリセットする。

更新禁止レジスタ２６は、フリップフロップを含んで構成され、通信クロック信号ＳＣＬＫの立ち上がりエッジが生じるタイミングで判定信号Ｓ_Ｄの値を取り込んで保持し、保持している値を更新禁止信号Ｓ_Ｆとして出力する。更新禁止レジスタ２６は、判定信号Ｓ_Ｄの入力を受け付ける入力端子Ｄと、通信クロック信号ＳＣＬＫの入力を受け付けるクロック入力端子Ｃと、保持している値を更新禁止信号Ｓ_Ｆとして出力する出力端子Ｑと、更新禁止信号を初期状態であるハイレベルにリセットするためのリセット信号Ｓ_Ｒの入力を受け付けるリセット入力端子Ｒとを有する。更新禁止レジスタ２６の出力端子Ｑは、データ更新制御部３０ａおよび３０ｂにそれぞれ接続されるとともに、後述する遅延回路７０を構成するレジスタ７１の入力端子Ｄに接続されている。

更新禁止信号Ｓ_Ｆは、入力段レジスタ３１ａおよび３１ｂに記憶されたデータの更新禁止および更新許可を制御する制御信号である。上記したように、本実施形態においては、更新禁止信号Ｓ_Ｆがローレベルを呈する場合、入力段レジスタ３１ａおよび３１ｂのいずれかにおいてデータの更新が禁止される。本実施形態に係るサブコンピュータ２０の構成によれば、読み出しアドレス信号ＲＡによって示される読み出しアドレスと、書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致する場合、つまり、同一の入力段レジスタにおいてデータの書き込みと読み出しとが略同時に行われようとしている場合に当該入力段レジスタにおいてデータの更新が禁止される。

更新禁止レジスタ２６は、更新禁止信号Ｓ_Ｆがローレベルを呈している場合において、リセット入力端子Ｒに入力されるリセット信号Ｓ_Ｒがローレベルに遷移すると、更新禁止信号Ｓ_Ｆを初期状態であるハイレベルにリセットする。更新禁止信号Ｓ_Ｆがリセットされることにより入力段レジスタ３１ａまたは３１ｂにおけるデータの更新禁止が解除される。なお、更新禁止レジスタ２６は、本発明における制御信号出力部の一例であり、更新禁止信号Ｓ_Ｆは、本発明における制御信号の一例である。

サブコンピュータ２０においては、入力段レジスタ３１ａおよび３１ｂに対するデータの書き込みとデータの読み出しとが非同期で行われるので、同一の入力段レジスタに対してデータの書き込みタイミングと読み出しタイミングとが重なるおそれがある。同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。

図３は、上記した読出しデータにおけるビット間の不整合を説明するための図である。図３には、入力段レジスタ３１ａまたは３１ｂの第１〜第３ビットにそれぞれ対応する各フリップフロップにおけるデータの書き込みと読み出しとが略同時に生じた場合が例示されている。各フリップフロップに対する内部クロック信号Ｃ_Ｘの入力タイミングは、配線長差等に起因して互いにずれる場合があり、これによって、各フリップフロップにおいてデータの書き込みタイミングが互いにずれる場合がある。また、図３に示すように、第１ビットおよび第２ビットのデータの書き込み完了後であって第３ビットのデータの書き込み前にデータの読み出しが行われる場合がある。この場合、第１ビットおよび第２ビットにおいて更新後のデータが読み出され、第３ビットにおいては更新前のデータが読み出されることとなる。このように、同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。

本実施形態に係るサブコンピュータ２０によれば、同一の入力段レジスタにおいてデータの書き込みと読み出しとが同時に行われようとしている場合に、当該入力段レジスタにおいてデータの更新が禁止される。従って、上記した読み出しデータにおけるビット間の不整合が生じることを防止できる。

再び図２を参照する。サブコンピュータ２０は、更新禁止レジスタ２６の出力端子Ｑとリセット入力端子Ｒとの間に設けられた遅延回路７０を有する。遅延回路７０は、更新禁止信号Ｓ_Ｆがローレベルに遷移してから所定期間の経過後にローレベルに遷移するリセット信号Ｓ_Ｒを出力する回路である。本実施形態において、遅延回路７０は、縦続接続された３つのレジスタ７１、７２および７３を含んで構成されている。なお、遅延回路７０は、本発明における解除信号出力部の一例である。

レジスタ７１は、更新禁止レジスタ２６の出力端子Ｑに接続され、更新禁止信号Ｓ_Ｆの入力を受け付ける入力端子Ｄと、後段のレジスタ７２の入力端子Ｄに接続された出力端子Ｑと、通信クロック信号ＳＣＬＫの入力を受け付けるクロック入力端子Ｃと、リセット信号Ｓ_Ｒの入力を受け付けるリセット入力端子Ｒと、を有する。レジスタ７１は、通信クロック信号ＳＣＬＫの立ち下がりエッジが生じるタイミングで更新禁止レジスタ２６から出力される更新禁止信号Ｓ_Ｆの値を取り込んで保持し、保持している値を出力信号Ｓ_Ｄ１として出力する。

レジスタ７２は、前段のレジスタ７１の出力信号Ｓ_Ｄ１の入力を受け付ける入力端子Ｄと、後段のレジスタ７３の入力端子Ｄに接続された出力端子Ｑと、内部クロック信号Ｃ_Ｘの入力を受け付けるクロック入力端子Ｃと、を有する。レジスタ７２は、内部クロック信号Ｃ_Ｘの立ち上がりエッジが生じるタイミングでレジスタ７１の出力信号Ｓ_Ｄ１の値を取り込んで保持し、保持している値を出力信号Ｓ_Ｄ２として出力する。

レジスタ７３は、前段のレジスタ７２の出力信号Ｓ_Ｄ２の入力を受け付ける入力端子Ｄと、更新禁止レジスタ２６のリセット入力端子Ｒおよびレジスタ７１のリセット入力端子Ｒに接続された出力端子Ｑと、内部クロック信号Ｃ_Ｘの入力を受け付けるクロック入力端子Ｃと、を有する。レジスタ７３は、内部クロック信号Ｃ_Ｘの立ち上がりエッジが生じるタイミングでレジスタ７２の出力信号Ｓ_Ｄ２の値を取り込んで保持し、保持している値をリセット信号Ｓ_Ｒとして出力する。

このように、更新禁止レジスタ２６の出力端子Ｑとリセット入力端子Ｒとの間に遅延回路７０を設けることで、更新禁止信号Ｓ_Ｆがローレベルに遷移してから所定期間の経過後に信号レベルをローレベルに遷移させたリセット信号Ｓ_Ｒが生成される。これにより、更新禁止信号Ｓ_Ｆがローレベルに遷移してから所定期間の経過後に更新禁止信号Ｓ_Ｆを初期状態であるハイレベルにリセットすることが可能となる。すなわち、入力段レジスタ３１ａまたは３１ｂにおいて、データの更新が禁止された場合に、所定時間が経過すれば、チップセレクト信号ＳＣＳや通信クロック信号ＳＣＬＫの状態にかかわらず当該入力段レジスタにおいてデータの更新禁止を解除することが可能となる。これにより、入力段レジスタ３１ａまたは３１ｂが長時間に亘り解放されず、処理が停滞してしまうことを防止することができる。

以下において、サブコンピュータ２０の動作について説明する。図４は、サブコンピュータ２０の動作の一例を示すタイミングチャートである。サブコンピュータ２０は、メインコンピュータ１０から端子２０１を介して供給されるチップセレクト信号ＳＣＳがハイレベルとなると、メインコンピュータ１０との間で通信を開始する。

チップセレクト信号ＳＣＳがハイレベルとなった後、通信クロック信号ＳＣＬＫおよび入力信号ＳＤＩがメインコンピュータ１０からサブコンピュータ２０に供給される。メインコンピュータ１０とサブコンピュータ２０との間の通信は、通信クロック信号ＳＣＬＫに同期して行われる。

入力信号ＳＤＩは、端子２０３から入力され、シリアル／パラレル変換部２３に供給される。シリアル／パラレル変換部２３は、シリアルデータとして供給される入力信号ＳＤＩをパラレルデータに変換して出力する。入力信号ＳＤＩには、サブコンピュータ２０が実行すべき処理を示すコマンドが含まれ、入力段レジスタ３１ａおよび３１ｂからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。ここでは、入力段レジスタ３１ａおよび３１ｂに記憶されたセンシングデータＤ_ＡおよびＤ_Ｂの読み出しを指示するコマンドとともに読み出し開始アドレスとして入力段レジスタ３１ａのアドレス情報が入力信号ＳＤＩに含まれているものとする。

アドレス生成部２４は、入力信号ＳＤＩに含まれるアドレス情報に基づいて読み出しアドレス信号ＲＡを生成する。ここでは、入力段レジスタ３１ａのアドレスを示す読み出しアドレス信号ＲＡが生成されるものとする。アドレス生成部２４は、生成した読み出しアドレス信号ＲＡを判定部２５、セレクタ２７およびデータ更新制御部３０ａ、３０ｂに供給する。

判定部２５は、読み出しアドレス信号ＲＡによって読み出しアドレスが指定されると、当該指定された読み出しアドレスと、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致するか否かを判定する。すなわち、判定部２５は、入力段レジスタ３１ａまたは３１ｂのいずれかにおいて、データの書き込みと読み出しが同時に行われようとしているか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号Ｓ_Ｄを出力する。一方、判定部２５は、読み出しアドレスと書き込みアドレスとが一致していないと判定した場合または書き込みアドレスが指定されていない場合、ハイレベルの判定信号Ｓ_Ｄを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ３１ａのアドレスが指定されており、判定部２５は、ローレベルの判定信号Ｓ_Ｄを出力するものとする。

更新禁止レジスタ２６は、判定信号Ｓ_Ｄがローレベルとなると、通信クロック信号ＳＣＬＫに同期してローレベルの更新禁止信号Ｓ_Ｆを出力端子Ｑから出力する。更新禁止レジスタ２６は、更新禁止信号Ｓ_Ｆをデータ更新制御部３０ａおよび３０ｂに供給する。

データ更新制御部３０ａは、更新禁止信号Ｓ_Ｆがローレベルを呈し且つ読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスであるので、入力段レジスタ３１ａに記憶されたデータの更新を禁止する。入力段レジスタ３１ａは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータＤ_Ａを継続して保持する。一方、データ更新制御部３０ｂは、読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスではないので、入力段レジスタ３１ｂにおけるデータの更新を許可する。

セレクタ２７は、読み出しアドレス信号ＲＡによって示される読み出しアドレスが入力段レジスタ３１ａのアドレスであるので、入力段レジスタ３１ａを選択する。セレクタ２７は、入力段レジスタ３１ａにおいてデータの更新が禁止されている期間内において、入力段レジスタ３１ａに記憶されたセンシングデータＤ_Ａを出力段レジスタ２８に供給する。このように、入力段レジスタ３１ａからデータの読み出しを行う際に、入力段レジスタ３１ａにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。

判定部２５は、ローレベルの判定信号Ｓ_Ｄを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出すると、判定信号Ｓ_Ｄを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号Ｓ_Ｆは、入力段レジスタ３１ａから出力段レジスタ２８へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ３１ａにおいてデータの更新禁止が解除される。

出力段レジスタ２８に記憶されたセンシングデータＤ_Ａは、パラレル／シリアル変換部２９に供給される。パラレル／シリアル変換部２９は、パラレルデータとして供給されるセンシングデータＤ_Ａをシリアルデータに変換する。パラレル／シリアル変換部２９は、シリアルデータに変換したセンシングデータＤ_Ａを出力信号ＳＤＯをとして通信クロック信号ＳＣＬＫに同期して端子２０４から順次出力し、メインコンピュータ１０に供給する。

アドレス生成部２４は、シリアルデータに変換されたセンシングデータＤ_Ａのメインコンピュータ１０への転送が完了すると、通信クロック信号ＳＣＬＫに同期して読み出しアドレスの値を１つインクリメントして新たな読出しアドレス信号ＲＡを生成する。これにより、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定されるものとする。

判定部２５は、読み出しアドレスが新たに指定されると、新たに指定された読み出しアドレスと、書き込みアドレスとが一致するか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号Ｓ_Ｄを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ３１ｂのアドレスが指定されており、判定部２５は、ローレベルの判定信号Ｓ_Ｄを出力するものとする。

更新禁止レジスタ２６は、判定信号Ｓ_Ｄがローレベルとなると、通信クロック信号ＳＣＬＫに同期してローレベルの更新禁止信号Ｓ_Ｆを出力端子Ｑから出力する。更新禁止レジスタ２６は、更新禁止信号Ｓ_Ｆをデータ更新制御部３０ａおよび３０ｂに供給する。

データ更新制御部３０ｂは、更新禁止信号Ｓ_Ｆがローレベルを呈し且つ読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスであるので、入力段レジスタ３１ｂに記憶されたデータの更新を禁止する。入力段レジスタ３１ｂは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータＤ_Ｂを継続して保持する。一方、データ更新制御部３０ａは、読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスではないので、入力段レジスタ３１ａにおけるデータの更新を許可する。

セレクタ２７は、読み出しアドレスＲＡによって示される読み出しアドレスが入力段レジスタ３１ｂのアドレスであるので、入力段レジスタ３１ｂを選択する。セレクタ２７は、入力段レジスタ３１ｂにおいてデータの更新が禁止されている期間内において、入力段レジスタ３１ｂに記憶されたセンシングデータＤ_Ｂを出力段レジスタ２８に供給する。このように、入力段レジスタ３１ｂからデータの読み出しを行う際に、入力段レジスタ３１ｂにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。

判定部２５は、ローレベルの判定信号Ｓ_Ｄを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出すると、判定信号Ｓ_Ｄを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号Ｓ_Ｆは、入力段レジスタ３１ｂから出力段レジスタ２８へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ３１ｂにおいてデータの更新禁止が解除される。

図５は、入力段レジスタ３１ａに記憶されたセンシングデータＤ_Ａのメインコンピュータ１０への送信が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合における、サブコンピュータ２０の動作を示すタイミングチャートである。図５に示すような通信クロック信号ＳＣＬＫおよびチップセレクト信号ＳＣＳの状態は、例えば、メインコンピュータ１０が入力段レジスタ３１ａに記憶されたセンシングデータＤ_Ａの読み出しのみを要求し、入力段レジスタ３１ｂに記憶されたセンシングデータＤ_Ｂについては読み出しを要求しない場合に起こり得る。

本実施形態に係るサブコンピュータ２０によれば、メインコンピュータ１０がセンシングデータＤ_Ｂの読み出しを要求しない場合でも、アドレス生成部２４が有するアドレス値の自動インクリメント機能により、センシングデータＤ_Ａのメインコンピュータ１０への送信が完了した段階で、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレス指定されると、判定部２５における判定処理の結果に応じて、更新禁止信号Ｓ_Ｆがローレベルに遷移して入力段レジスタ３１ｂにおいてデータの更新が禁止される。本実施形態において、更新禁止信号Ｓ_Ｆは、通信クロック信号ＳＣＬＫの立ち上がりエッジが生じるタイミングでローレベルに遷移する。

遅延回路７０を構成するレジスタ７１は、更新禁止信号Ｓ_Ｆがローレベルに遷移した直後における通信クロックの立ち下りエッジが生じるタイミングでローレベルに遷移する出力信号Ｓ_Ｄ１を出力し、出力信号Ｓ_Ｄ１を後段のレジスタ７２に供給する。レジスタ７２は、レジスタ７１の出力信号Ｓ_Ｄ１がローレベルに遷移した直後における内部クロック信号Ｃ_Ｘの立ち上がりエッジが生じるタイミングでローレベルに遷移する出力信号Ｓ_Ｄ２を出力し、出力信号Ｓ_Ｄ２を後段のレジスタ７３に供給する。レジスタ７３は、レジスタ７２の出力信号Ｓ_Ｄ２がローレベルに遷移した直後における内部クロック信号Ｃ_Ｘの立ち上がりエッジが生じるタイミングでローレベルに遷移する出力信号をリセット信号Ｓ_Ｒとして出力し、リセット信号Ｓ_Ｒを更新禁止レジスタ２６のリセット入力端子Ｒおよびレジスタ７１のリセット入力端子Ｒに供給する。

更新禁止レジスタ２６は、リセット入力端子Ｒにローレベルのリセット信号Ｓ_Ｒが入力されると、更新禁止信号Ｓ_Ｆを初期状態であるハイレベルにリセットする。これにより入力段レジスタ３１ｂにおいてデータの更新禁止が解除される。

このように、本実施形態に係るサブコンピュータ２０によれば、更新禁止信号Ｓ_Ｆはローレベルに遷移してから遅延回路７０によって定まる遅延時間が経過することによってハイレベルに遷移する。すなわち、サブコンピュータ２０は、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除を自律的に行うことが可能である。

ここで、図７は、比較例に係るサブコンピュータ２０Ｘの構成を示すブロック図である。図６において、本発明の実施形態に係るサブコンピュータ２０の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。比較例に係るサブコンピュータ２０Ｘは、本発明の実施形態に係るサブコンピュータ２０が有する遅延回路７０を有しておらず、更新禁止レジスタ２６のリセット入力端子Ｒには、チップセレクト信号ＳＣＳが入力される構成を有する。

図８は、入力段レジスタ３１ａに記憶されたセンシングデータＤ_Ａのメインコンピュータ１０への供給が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され、且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合における、サブコンピュータ２０Ｘの動作を示すタイミングチャートである。

比較例に係るサブコンピュータ２０Ｘによれば、本実施形態に係るサブコンピュータ２０と同様、メインコンピュータ１０がセンシングデータＤ_Ｂの読み出しを要求しない場合でも、アドレス生成部２４が有するアドレス値の自動インクリメント機能により、センシングデータＤ_Ａのメインコンピュータ１０への送信が完了した段階で、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレスが指定されると、判定部２５における判定処理の結果に応じて、更新禁止信号Ｓ_Ｆがローレベルに遷移して入力段レジスタ３１ｂにおいてデータの更新が禁止される。

比較例に係るサブコンピュータ２０Ｘによれば、図７に示すように、センシングデータＤ_Ａのメインコンピュータ１０への供給が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され、且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合には、更新禁止レジスタ２６がリセットされないので、更新禁止信号Ｓ_Ｆがローレベルを維持したままとなる。その結果、入力段レジスタ３１ｂにおいてデータの更新が禁止された状態が継続する。これにより、サブコンピュータ２０Ｘにおいて処理が停滞してしまうおそれがある。このように、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除を、メインコンピュータ１０から供給される信号のみに基づいて行う構成とした場合には、データの更新禁止の解除を適切なタイミングで行うことができない場合がある。

一方、本発明の実施形態に係るサブコンピュータ２０によれば、更新禁止信号Ｓ_Ｆは、ローレベルに遷移してから遅延回路７０によって定まる遅延時間が経過することによってハイレベルに遷移するので、通信クロック信号ＳＣＬＫおよびチップセレクト信号ＳＣＳの状態にかかわらずデータの更新禁止を解除することが可能となる。

また、本実施形態に係るサブコンピュータ２０によれば、レジスタ７３は、内部クロック信号Ｃ_Ｘに同期したタイミングでローレベルに遷移するリセット信号Ｓ_Ｒを出力する。これにより、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除は、
入力段レジスタ３１ａおよび３１ｂにおけるデータの書き込みと同様、内部クロック信号Ｃ_Ｘに同期したタイミングで行われる。

仮に、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除のタイミングが、内部クロック信号Ｃ_Ｘとは非同期である場合、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除のタイミングと、入力段レジスタ３１ａおよび３１ｂにおけるデータの書き込みタイミングとが重なるおそれがある。この場合、入力段レジスタ３１ａおよび３１ｂにおいて、あるビットに対応するフリップフロップに対して更新されたデータが書き込まれ、他のビットに対応するフリップフロップに対して更新前のデータが書き込まれ、ビット間に不整合が生じるおそれがある。

本実施形態に係るサブコンピュータ２０によれば、レジスタ７３が、内部クロック信号Ｃ_Ｘに同期したタイミングで信号レベルがローレベルに遷移するリセット信号Ｓ_Ｒを出力するので、内部クロック信号Ｃ_Ｘに同期したタイミングで入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除が行われる。これにより、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除のタイミングと、入力段レジスタ３１ａおよび３１ｂにおけるデータの書き込みタイミングとが重なることを防止できる。従って、データの更新禁止を解除した直後に、入力段レジスタ３１ａおよび３１ｂに書き込まれるデータにおいて、上記のビット間の不整合が生じることを防止することが可能となる。

また、本実施形態に係る遅延回路７０は、通信クロック信号ＳＣＬＫに同期して動作するレジスタ７１と、通信クロック信号ＳＣＬＫとは非同期の内部クロック信号Ｃ_Ｘに同期して動作するレジスタ７２とが縦続接続されている。このため、前段のレジスタ７１の出力信号Ｓ_Ｄ１が変化している期間に、後段のレジスタ７２において、出力信号Ｓ_Ｄ１のサンプリングが行われるおそれがある。この場合、後段のレジスタ７２の出力信号Ｓ_Ｄ２が不安定な状態（メタステーブル）となるおそれがある。しかしながら、本実施形態に係る遅延回路７０は、レジスタ７２の後段に、内部クロック信号Ｃ_Ｘに同期して動作するレジスタ７３を更に含み、レジスタ７３の出力信号がリセット信号Ｓ_Ｒとされている。このように通信クロック信号ＳＣＬＫに同期して動作するレジスタ７１の出力信号Ｓ_Ｄ１を内部クロック信号Ｃ_Ｘに同期して動作する２段のレジスタ７２および７３で受けることで、リセット信号Ｓ_Ｒが不安定な状態となることを防止できる。

なお、本実施形態においては、従属接続された３つのレジスタ７１、７２および７３を用いて遅延回路７０を構成する場合を例示したが、遅延回路７０を構成するレジスタの段数を増減することにより、遅延時間（すなわち、更新禁止信号Ｓ_Ｆがローレベルに遷移してからリセット信号Ｓ_Ｒがローレベルに遷移するまでの時間）を調整することが可能である。すなわち、所望の遅延時間を得るために、遅延回路７０を構成するレジスタの段数を例えば２つ以下としてもよいし、４つ以上としてもよい。しかしながら、更新禁止信号Ｓ_Ｆが、通信クロック信号ＳＣＬＫに同期してローレベルに遷移した後、通信クロック信号ＳＣＬＫの１周期に相当する期間が経過する前に更新禁止レジスタ２６のリセットを行うことが好ましい。これにより、更新禁止レジスタ２６のリセットのタイミングと、通信クロック信号ＳＣＬＫの信号レベルが遷移するタイミングとが重なることを防止でき、更新禁止信号Ｓ_Ｆが不安定な状態となることを防止することが可能となる。

また、本実施形態においては、縦続接続された複数のレジスタのうち、最後段のレジスタの出力信号をリセット信号Ｓ_Ｒとして用いる場合を例示したが、最後段のレジスタ以外の他のレジスタの出力信号をリセット信号Ｓ_Ｒとして使用してもよい。

［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体装置に適用される遅延回路７０Ａの構成を示す図である。第２の実施形態に係る遅延回路７０Ａは、レジスタ７３の後段に縦続接続されたレジスタ７４およびレジスタ７Ｘを含むレジスタ群並びにセレクタ８０を更に含む点において、第１の実施形態に係る遅延回路７０とは異なる。なお、図６においては、図示が省略されているが、遅延回路７０Ａは、レジスタ７４とレジスタ７Ｘとの間に、縦続接続された複数のレジスタを有する。

遅延回路７０Ａにおいて、レジスタ７１は、通信クロック信号ＳＣＬＫに同期して動作し、レジスタ７２、７３、７４、・・・および７ｘは、内部クロック信号Ｃ_Ｘに同期して動作する。セレクタ８０は、内部クロック信号Ｃ_Ｘに同期して動作するレジスタ７２、７３、７４、・・・および７Ｘの各々から出力される出力信号Ｓ_Ｄ２、Ｓ_Ｄ３、Ｓ_Ｄ４、・・・およびＳ_ＤＸのいずれかを選択信号ＳＥＬに応じて選択し、選択した信号をリセット信号Ｓ_Ｒとして出力する。セレクタ８０から出力されたリセット信号ＳＲは、レジスタ７１のリセット入力端子Ｒに供給されるとともに、更新禁止レジスタ２６（図６において図示せず）のリセット入力端子Ｒに入力される。選択信号ＳＥＬは、例えば、サブコンピュータ２０の外部から供給可能であってもよく、ユーザが選択信号ＳＥＬをプログラミングできるように構成されていてもよい。なお、セレクタ８０は、本発明における選択部の一例である。

第２の実施形態に係る遅延回路７０Ａによれば、レジスタ７２、７３、７４、・・・および７Ｘの各々から出力される出力信号Ｓ_Ｄ２、Ｓ_Ｄ３、Ｓ_Ｄ４、・・・およびＳ_ＤＸの選択に応じて、更新禁止レジスタ２６のリセットのタイミングを変更することが可能となる。これにより、通信クロック信号ＳＣＬＫの周波数等に応じて、更新禁止レジスタ２６のリセットのタイミングを最適化することが可能となる。

なお、上記した各実施形態においては、判定部２５において読み出しアドレスと書き込みアドレスとが一致すると判定された場合に更新禁止信号Ｓ_Ｆをローレベルとする構成としているが、この態様に限定されるものではない。例えば、アドレス生成部２４において読み出しアドレスが指定された場合には、当該読み出しアドレスが書き込みアドレスと一致するか否かにかかわらず、更新禁止信号Ｓ_Ｆをローレベルとしてもよい。すなわち、入力段レジスタ３１ａまたは３１ｂに対してデータの読み出しが行われる場合には、同一の入力段レジスタに対してデータの書き込みが行われるか否かにかかわらず更新禁止信号Ｓ_Ｆがローレベルに遷移する。

また、上記した実施形態においては、データ更新制御部３０ａおよび３０ｂは、更新禁止信号Ｓ_Ｆがデータの更新禁止を示すローレベルを呈し且つ読み出しアドレスが自身に対応する入力段レジスタのアドレスである場合に当該入力段レジスタにおけるデータの更新を禁止する場合を例示したが、この態様に限定されるものではない。例えば、データ更新制御部３０ａおよび３０ｂは、更新禁止信号Ｓ_Ｆがデータの更新禁止を示すローレベルを呈する場合には、読み出しアドレスが自身に対応する入力段レジスタのアドレスであるか否かにかかわらず、自身に対応する入力段レジスタにおけるデータの更新を禁止するように構成されていてもよい。この場合、更新禁止信号Ｓ_Ｆが、データの更新禁止を示すローレベルを呈する場合には、入力段レジスタ３１ａおよび３１ｂの双方においてデータの更新が禁止される。

また、上記した実施形態においては、更新禁止信号Ｓ_Ｆがローレベルを呈する場合に入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止し、更新禁止信号Ｓ_Ｆがハイレベルを呈する場合に入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を許可する場合を例示したが、この態様に限定されるものではない。すなわち、更新禁止信号Ｓ_Ｆの信号レベルに対する機能の割り当てを上記とは逆にしてもよい。

また、上記した実施形態においては、リセット信号Ｓ_Ｒがローレベルに遷移した場合に更新禁止レジスタ２６をリセットする場合を例示したが、リセット信号Ｓ_Ｒがハイレベルに遷移した場合に更新禁止レジスタ２６をリセットしてもよい。

また、上記した実施形態においては、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止する場合に、データ更新制御部３０ａおよび３０ｂが更新禁止直前のセンシングデータＤ_ＡおよびＤ_Ｂを継続して入力段レジスタ３１ａおよび３１ｂに供給する場合を例示したが、この態様に限定されるものではない。入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止する場合に、センサ１２ａ、１２ｂの出力を停止させるように制御してもよいし、入力段レジスタ３１ａおよび３１ｂに対する内部クロック信号Ｃ_Ｘの供給を停止させてもよい。

１０ メインコンピュータ
１２ａ、１２ｂ センサ
２０ サブコンピュータ
２６ 更新禁止レジスタ
３０ａ、３０ｂ データ更新制御部
３１ａ、３１ｂ 入力段レジスタ
７０ 遅延回路
７１、７２、７３ レジスタ
１００ データ通信システム

Claims (11)

1. データの書き込みと読み出しとが非同期で行われる記憶部と、
   出力端子およびリセット入力端子を有し、前記記憶部からデータの読み出しを行う場合に前記出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、前記リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、
   前記制御信号の信号レベルが前記第１のレベルに遷移した後に、出力信号の信号レベルを順次前記所定のレベルに遷移させる縦続接続された複数のレジスタを含み、前記複数のレジスタのうちのいずれかの出力信号を前記解除信号として出力して前記リセット入力端子に供給する解除信号出力部と、
   前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、
   を含む半導体装置。
2. 前記記憶部に対するデータの書き込みは第１のクロック信号に同期して行われ、前記記憶部からのデータの読み出しは、前記第１のクロック信号とは非同期の第２のクロック信号に基づいて行われ、
   前記複数のレジスタのうち前記解除信号を出力するレジスタは、前記第１のクロック信号に同期して出力信号の信号レベルを前記所定のレベルに遷移させる
   請求項１に記載の半導体装置。
3. 前記制御信号出力部は、前記第２のクロック信号に同期して前記制御信号の信号レベルを前記第１のレベルに遷移させ、
   前記複数のレジスタは、前記制御信号出力部の出力端子に入力端が接続され、前記第２のクロック信号に同期して動作する第１のレジスタと、前記第１のレジスタに縦続接続され、前記第１のクロック信号に同期して動作する第２のレジスタと、を含む
   請求項２に記載の半導体装置。
4. 前記複数のレジスタは、前記第２のレジスタに縦続接続され、前記第１のクロック信号に同期して動作する少なくとも１つのレジスタを更に含む
   請求項３に記載の半導体装置。
5. 前記第１のクロック信号の周期は、前記第２のクロック信号の周期よりも短く、
   前記解除信号出力部は、前記制御信号の信号レベルが前記第１のレベルに遷移した後、前記第２のクロック信号の１周期に相当する期間が経過する前に前記解除信号の信号レベルを前記所定のレベルに遷移させる
   請求項３または請求項４に記載の半導体装置。
6. 前記解除信号出力部は、選択信号に基づいて、前記複数のレジスタのうちのいずれかの出力信号を選択し、選択した出力信号を前記解除信号として出力し、前記リセット入力端子に供給する選択部を更に含む
   請求項１から請求項５のいずれか１項に記載の半導体装置。
7. 第１のクロック信号に同期してデータの書き込みが行われ、前記第１のクロック信号とは非同期の第２のクロック信号に同期してデータの読み出しが行われる記憶部と、
   前記記憶部からデータの読み出しを行う場合に出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、
   前記制御信号の信号レベルが前記第１のレベルに遷移した後の前記第１のクロック信号に同期したタイミングで信号レベルを前記所定のレベルに遷移させた前記解除信号を出力して前記リセット入力端子に供給する解除信号出力部と、
   前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、
   を含む半導体装置。
8. 前記制御信号出力部は、前記第２のクロック信号に同期して前記制御信号の信号レベルを前記第１のレベルに遷移させ、
   前記第１のクロック信号の周期は、前記第２のクロック信号の周期よりも短く、
   前記解除信号出力部は、前記制御信号の信号レベルが前記第１のレベルに遷移した後、前記第２のクロック信号の１周期に相当する期間が経過する前に前記解除信号の信号レベルを前記所定のレベルに遷移させる
   請求項７に記載の半導体装置。
9. 請求項１から請求項８のいずれか１項に記載の半導体装置と、
   前記記憶部から読み出されたデータを受信する他の半導体装置と、
   を含むデータ通信システム。
10. 前記記憶部に記憶されるデータを生成するセンサを更に含む
    請求項９に記載のデータ通信システム。
11. 第１のクロック信号に同期してデータの書き込みが行われ、前記第１のクロック信号とは非同期の第２のクロック信号に同期してデータの読み出しが行われる記憶部からデータの読出しを行う場合に、信号レベルが第１のレベルに遷移する制御信号を生成し、
    前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、
    前記制御信号の信号レベルが前記第１のレベルに遷移した後の前記第１のクロック信号に同期したタイミングで信号レベルが所定のレベルに遷移する解除信号を生成し、
    前記解除信号の信号レベルが前記所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させ、
    前記制御信号が前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可する
    データ書き込み制御方法。

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