JPH11261012A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11261012A JPH11261012A JP10082542A JP8254298A JPH11261012A JP H11261012 A JPH11261012 A JP H11261012A JP 10082542 A JP10082542 A JP 10082542A JP 8254298 A JP8254298 A JP 8254298A JP H11261012 A JPH11261012 A JP H11261012A
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- JP
- Japan
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- analog
- digital
- semiconductor integrated
- pad
- section
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ディジタル・アナログ混載型半導体集積回路装
置において、パッド数不足を解消し、且つ製品テストに
おけるディジタル部のアナログ部の故障解析を容易化す
る構成の半導体集積回路装置の提供。 【解決手段】ディジタル回路部とアナログ回路部とを備
えた半導体集積回路において、ディジタル回路部とアナ
ログ回路部の境界にテスト用パッドを備える。また、テ
スト用パッドに静電保護回路が付加されている。また、
デジタル回路部のデジタルアナログインタフェース用の
ＩＯバッファとアナログ回路部とを接続する配線がテス
ト用パッドに接続されている。また、テスト用パッド
と、パッドに接続されない他の配線とが、最小間隔以上
の距離離間されている。
置において、パッド数不足を解消し、且つ製品テストに
おけるディジタル部のアナログ部の故障解析を容易化す
る構成の半導体集積回路装置の提供。 【解決手段】ディジタル回路部とアナログ回路部とを備
えた半導体集積回路において、ディジタル回路部とアナ
ログ回路部の境界にテスト用パッドを備える。また、テ
スト用パッドに静電保護回路が付加されている。また、
デジタル回路部のデジタルアナログインタフェース用の
ＩＯバッファとアナログ回路部とを接続する配線がテス
ト用パッドに接続されている。また、テスト用パッド
と、パッドに接続されない他の配線とが、最小間隔以上
の距離離間されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、デジタル回路部とアナログ回路部を１
チップに搭載したデジタル・アナログ混在半導体集積回
路装置に関する。
置に関し、特に、デジタル回路部とアナログ回路部を１
チップに搭載したデジタル・アナログ混在半導体集積回
路装置に関する。
【０００２】
【従来の技術】デジタル回路部（ゲートアレー）とアナ
ログ回路部（アナログアレー）を１チップにした、下地
固定のデジタル・アナログ混在ＩＣにおいて、１チップ
であっても、例えば図１に示すように、デジタルパッド
はデジタルピンへ、アナログパッドはアナログピンへと
接続され、デジタルパッドとアナログパッドの信号パッ
ドは完全に分離されている。
ログ回路部（アナログアレー）を１チップにした、下地
固定のデジタル・アナログ混在ＩＣにおいて、１チップ
であっても、例えば図１に示すように、デジタルパッド
はデジタルピンへ、アナログパッドはアナログピンへと
接続され、デジタルパッドとアナログパッドの信号パッ
ドは完全に分離されている。
【０００３】また、デジタル部とアナログ部が接続する
部分の製品テストを行う場合には、デジタル部と、アナ
ログ部の接続部分を、テストピンとしてパッドへ出す必
要があり、信号パッドと共有している。このテスト用と
して出すピンは、製品テスト時にのみ必要とされ、製品
自体には不要のものである。
部分の製品テストを行う場合には、デジタル部と、アナ
ログ部の接続部分を、テストピンとしてパッドへ出す必
要があり、信号パッドと共有している。このテスト用と
して出すピンは、製品テスト時にのみ必要とされ、製品
自体には不要のものである。
【０００４】そして、下地固定のＩＣの場合、パッド数
も固定であるため、デジタル側パッドとアナログ側パッ
ドの双方で、パッド不足が発生する場合がある。
も固定であるため、デジタル側パッドとアナログ側パッ
ドの双方で、パッド不足が発生する場合がある。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のデジタル・アナログ混在半導体集積回路装置において
は、下地固定のＩＣの場合、パッド数も固定であるた
め、デジタル側パッドとアナログ側パッドの双方で、パ
ッド不足が発生する場合がある、という問題点を有して
いる。
のデジタル・アナログ混在半導体集積回路装置において
は、下地固定のＩＣの場合、パッド数も固定であるた
め、デジタル側パッドとアナログ側パッドの双方で、パ
ッド不足が発生する場合がある、という問題点を有して
いる。
【０００６】またデジタル・アナログ混在ＩＣの製品テ
ストにおいては、デジタル部（ゲートアレー）とアナロ
グ部（アナログアレー）を別々に行っている。この場
合、デジタル部（ゲートアレー）とアナログ部（アナロ
グアレー）の接続する部分で不具合が発生した場合、デ
ジタル部（ゲートアレー）側の不具合であるのか、アナ
ログ部（アナログアレー）側の不具合であるのかを判断
する必要がある。
ストにおいては、デジタル部（ゲートアレー）とアナロ
グ部（アナログアレー）を別々に行っている。この場
合、デジタル部（ゲートアレー）とアナログ部（アナロ
グアレー）の接続する部分で不具合が発生した場合、デ
ジタル部（ゲートアレー）側の不具合であるのか、アナ
ログ部（アナログアレー）側の不具合であるのかを判断
する必要がある。
【０００７】そして、デジタル部（ゲートアレー）とア
ナログ部（アナログアレー）のどちらの不具合なのかを
検証するために、デジタル部（ゲートアレー）とアナロ
グ部（アナログアレー）を接続するアルミ配線を切断し
て検証を行うことがある。
ナログ部（アナログアレー）のどちらの不具合なのかを
検証するために、デジタル部（ゲートアレー）とアナロ
グ部（アナログアレー）を接続するアルミ配線を切断し
て検証を行うことがある。
【０００８】その際、例えば図４に示すように、ＩＣ内
部のアルミ配線を切断するのでは、切断したいアルミと
関係ないアルミ配線が非常に隣接しているために、関係
ないアルミ配線を切断してしまう可能性があり、切断が
困難であるとともに、検証工程を不可能としてしまうこ
とになる。
部のアルミ配線を切断するのでは、切断したいアルミと
関係ないアルミ配線が非常に隣接しているために、関係
ないアルミ配線を切断してしまう可能性があり、切断が
困難であるとともに、検証工程を不可能としてしまうこ
とになる。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、デジタル・アナ
ログ混載型半導体集積回路装置において、パッド数不足
を解消し、且つ製品テストにおけるデジタル部のアナロ
グ部の故障解析を容易化する構成の半導体集積回路装置
を提供することをある。
てなされたものであって、その目的は、デジタル・アナ
ログ混載型半導体集積回路装置において、パッド数不足
を解消し、且つ製品テストにおけるデジタル部のアナロ
グ部の故障解析を容易化する構成の半導体集積回路装置
を提供することをある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、デジタル回路部とアナログ回路部とを備えた半導体
集積回路において、デジタル回路部とアナログ回路部の
境界にテスト用パッドを備えたものである。
め、デジタル回路部とアナログ回路部とを備えた半導体
集積回路において、デジタル回路部とアナログ回路部の
境界にテスト用パッドを備えたものである。
【００１１】本発明において、このテスト用パッドに
は、好ましくは静電保護回路が付加される。
は、好ましくは静電保護回路が付加される。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路装置は、その好ま
しい実施の形態において、デジタル回路部（ゲートアレ
ー）とアナログ回路部（アナログアレー）を１チップに
搭載したデジタル・アナログ混在ＩＣにおいて、デジタ
ル部（ゲートアレー）（図１の１０１）とアナログ部
（アナログアレー）（図１の１０２）の境界に、製品テ
スト用として使用するテスト用パッド（図１の１０６）
を設けたものである。
に説明する。本発明の半導体集積回路装置は、その好ま
しい実施の形態において、デジタル回路部（ゲートアレ
ー）とアナログ回路部（アナログアレー）を１チップに
搭載したデジタル・アナログ混在ＩＣにおいて、デジタ
ル部（ゲートアレー）（図１の１０１）とアナログ部
（アナログアレー）（図１の１０２）の境界に、製品テ
スト用として使用するテスト用パッド（図１の１０６）
を設けたものである。
【００１３】このテスト用パッドは静電保護用ダイオー
ドが付加されており、製品テスト時等において該パッド
から電圧（サージ電圧等）が印加されても静電破壊しな
いように構成されている。
ドが付加されており、製品テスト時等において該パッド
から電圧（サージ電圧等）が印加されても静電破壊しな
いように構成されている。
【００１４】また、本発明の半導体集積回路装置は、そ
の好ましい実施の形態において、デジタル回路部のデジ
タルアナログインタフェース用のＩＯバッファ（図１の
１０４）とアナログ回路部（図１の１０２）とを接続す
る配線（図１の１０５）がテスト用パッド（図１の１０
６）に接続されている。
の好ましい実施の形態において、デジタル回路部のデジ
タルアナログインタフェース用のＩＯバッファ（図１の
１０４）とアナログ回路部（図１の１０２）とを接続す
る配線（図１の１０５）がテスト用パッド（図１の１０
６）に接続されている。
【００１５】さらに、本発明の半導体集積回路装置は、
その好ましい実施の形態において、デジタル回路部のデ
ジタルアナログインタフェース用のＩＯバッファ（図３
の１０４）とアナログ回路部（図３の１０２）とを接続
する配線（図３の１０５）がテスト用パッド（図３の１
０６）に接続されているとともに、デジタル回路部とア
ナログ回路部の不良解析時には、テスト用パッド（図３
の１０６）上の配線（図３の１０５）を切断すること
で、デジタル回路部とアナログ回路部の不良の切り分け
が行われる。そして、テスト用パッドと、前記パッドに
接続されない他の配線とが、最小間隔以上の距離離間さ
れている。
その好ましい実施の形態において、デジタル回路部のデ
ジタルアナログインタフェース用のＩＯバッファ（図３
の１０４）とアナログ回路部（図３の１０２）とを接続
する配線（図３の１０５）がテスト用パッド（図３の１
０６）に接続されているとともに、デジタル回路部とア
ナログ回路部の不良解析時には、テスト用パッド（図３
の１０６）上の配線（図３の１０５）を切断すること
で、デジタル回路部とアナログ回路部の不良の切り分け
が行われる。そして、テスト用パッドと、前記パッドに
接続されない他の配線とが、最小間隔以上の距離離間さ
れている。
【００１６】なお、インターフェース用のバッファー
（図１の１０４）は、通常のＩ／Ｏバッファー（図１の
１０３）の機能と同じであるが、アナログ部（図１の１
０２）と接続するので耐圧が大きいＩ／Ｏバファーにな
っている。
（図１の１０４）は、通常のＩ／Ｏバッファー（図１の
１０３）の機能と同じであるが、アナログ部（図１の１
０２）と接続するので耐圧が大きいＩ／Ｏバファーにな
っている。
【００１７】さらに、本発明の半導体集積回路装置は、
その好ましい実施の形態において、デジタル・アナログ
混在ＩＣにおいて発生するパッド不足を解消するため
に、デジタル部（ゲートアレー）（図２の１０１）とア
ナログ部（アナログアレー）（図２の１０２）の境目
（間隙）に静電保護用ダイオード付きのパッド（図１の
１０６）を複数並設するようにしてもよい。これらのパ
ッドはテスト用パッド以外の用途で用いてもよいことは
勿論である。
その好ましい実施の形態において、デジタル・アナログ
混在ＩＣにおいて発生するパッド不足を解消するため
に、デジタル部（ゲートアレー）（図２の１０１）とア
ナログ部（アナログアレー）（図２の１０２）の境目
（間隙）に静電保護用ダイオード付きのパッド（図１の
１０６）を複数並設するようにしてもよい。これらのパ
ッドはテスト用パッド以外の用途で用いてもよいことは
勿論である。
【００１８】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例のチップレイア
ウトを示す平面図である。
に説明する。図１は、本発明の一実施例のチップレイア
ウトを示す平面図である。
【００１９】図１を参照すると、本発明の一実施例に係
るデジタル・アナログ混在ＩＣ１００は、デジタル部
（ゲートアレー）１０１とアナログ部（アナログアレ
ー）１０２の境目に、デジタル部（ゲートアレー）とア
ナログ部（アナログアレー）の接続を目的とするパッド
１０６を配置し、このパッド１０６は主に製品テスト用
として使用する。デジタル回路部１０１のデジタルアナ
ログインタフェース用のＩＯバッファ１０４とアナログ
回路部１０２とを接続するアルミ配線１０５がテスト用
パッド１０６に接続されている。なお、このテスト用パ
ッド１０６は製品テスト時（ウエハーテスト等）にのみ
使用されるので、外部ピンへのボンディング等は不要で
ある。
るデジタル・アナログ混在ＩＣ１００は、デジタル部
（ゲートアレー）１０１とアナログ部（アナログアレ
ー）１０２の境目に、デジタル部（ゲートアレー）とア
ナログ部（アナログアレー）の接続を目的とするパッド
１０６を配置し、このパッド１０６は主に製品テスト用
として使用する。デジタル回路部１０１のデジタルアナ
ログインタフェース用のＩＯバッファ１０４とアナログ
回路部１０２とを接続するアルミ配線１０５がテスト用
パッド１０６に接続されている。なお、このテスト用パ
ッド１０６は製品テスト時（ウエハーテスト等）にのみ
使用されるので、外部ピンへのボンディング等は不要で
ある。
【００２０】また、テスト用パッド１０６としては、図
１に示したように、デジタル部とアナログ部の境界のチ
ップ周辺部に配置する構成に限られるものでない。すな
わち、本発明の別の実施例として、図２に示すように、
デジタル部（ゲートアレー）１０１とアナログ部（アナ
ログアレー）１０２との境をなす領域に複数の静電保護
ダイオード付きパッド１０６を並設するようにしてもよ
い。図２に示した構成は、パッド不足の解消を図るもの
である。
１に示したように、デジタル部とアナログ部の境界のチ
ップ周辺部に配置する構成に限られるものでない。すな
わち、本発明の別の実施例として、図２に示すように、
デジタル部（ゲートアレー）１０１とアナログ部（アナ
ログアレー）１０２との境をなす領域に複数の静電保護
ダイオード付きパッド１０６を並設するようにしてもよ
い。図２に示した構成は、パッド不足の解消を図るもの
である。
【００２１】上記したように、デジタル・アナログ混在
ＩＣの製品テストを１チップで一括してできないため、
デジタル部（ゲートアレー）とアナログ部（アナログア
レー）を別々に行っている。この場合、デジタル部（ゲ
ートアレー）とアナログ部（アナログアレー）の接続す
る部分で不具合が発生した場合、デジタル部（ゲートア
レー）側の不具合か、アナログ部（アナログアレー）側
の不具合なのか判断する必要があり、デジタル部（ゲー
トアレー）とアナログ部（アナログアレー）のどちらの
不具合なのか、デジタル部（ゲートアレー）とアナログ
部（アナログアレー）を接続するアルミ配線を切断して
検証することがある。
ＩＣの製品テストを１チップで一括してできないため、
デジタル部（ゲートアレー）とアナログ部（アナログア
レー）を別々に行っている。この場合、デジタル部（ゲ
ートアレー）とアナログ部（アナログアレー）の接続す
る部分で不具合が発生した場合、デジタル部（ゲートア
レー）側の不具合か、アナログ部（アナログアレー）側
の不具合なのか判断する必要があり、デジタル部（ゲー
トアレー）とアナログ部（アナログアレー）のどちらの
不具合なのか、デジタル部（ゲートアレー）とアナログ
部（アナログアレー）を接続するアルミ配線を切断して
検証することがある。
【００２２】ところで、この場合、図４に示すように、
ＩＣ内部のアルミ配線を切断するのでは、切断したいア
ルミと関係ないアルミ配線が非常に隣接しているため
に、関係ないアルミ配線を切断する可能性があり困難で
ある。
ＩＣ内部のアルミ配線を切断するのでは、切断したいア
ルミと関係ないアルミ配線が非常に隣接しているため
に、関係ないアルミ配線を切断する可能性があり困難で
ある。
【００２３】これに対して、図３に示すように、パッド
は、他の配線と比べ、パッド周辺には素子や配線が隣接
することがなく、配線間にも距離があるので、関係ない
アルミ配線を切断する可能性は、ＩＣ内部のアルミ配線
を切断する可能性よりも少ない。図３は、本発明の一実
施例におけるテスト用パッド１０６の周辺を拡大して示
した平面図である。
は、他の配線と比べ、パッド周辺には素子や配線が隣接
することがなく、配線間にも距離があるので、関係ない
アルミ配線を切断する可能性は、ＩＣ内部のアルミ配線
を切断する可能性よりも少ない。図３は、本発明の一実
施例におけるテスト用パッド１０６の周辺を拡大して示
した平面図である。
【００２４】本発明の一実施例においては、不良解析時
において、デジタル回路とアナログ回路部を接続するア
ルミ配線を切断するに際して、図３に示すように、パッ
ド１０６上のアルミ配線１０５を切断する。これによ
り、不良解析を容易化し、製品歩留りの向上に貢献す
る。
において、デジタル回路とアナログ回路部を接続するア
ルミ配線を切断するに際して、図３に示すように、パッ
ド１０６上のアルミ配線１０５を切断する。これによ
り、不良解析を容易化し、製品歩留りの向上に貢献す
る。
【００２５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００２６】本発明の第１の効果は、デジタル部とアナ
ログ部の不良解析の際の切り分けを容易化し、テスト容
易化に貢献するということである。
ログ部の不良解析の際の切り分けを容易化し、テスト容
易化に貢献するということである。
【００２７】本発明の第２の効果は、パッドを増加で
き、パッド不足を解消する、ということである。
き、パッド不足を解消する、ということである。
【００２８】その理由は、本発明においては、デジタル
・アナログ混在型半導体集積回路装置において、デジタ
ル部とアナログ部の境界にテスト用パッドを備えたこと
による。
・アナログ混在型半導体集積回路装置において、デジタ
ル部とアナログ部の境界にテスト用パッドを備えたこと
による。
【図１】本発明の一実施例の構成を示す平面図である。
【図２】本発明の他の実施例の構成を示す平面図であ
る。
る。
【図３】本発明の一実施例におけるパッド近傍を拡大し
て示す図である。
て示す図である。
【図４】従来技術の問題点を説明するための図である。
１００ ＩＣ １０１ デジタル部 １０２ アナログ部 １０３ Ｉ／Ｏバッファ １０４ Ｉ／Ｏバッファ（デジタルアナログインタフェ
ース） １０５ アルミ配線（デジタル部とアナログ部接続用） １０６ パッド（テスト用パッド） １０７ デジタル信号パッド １０８ デジタルパッド １０９ アナログ信号パッド １１０ 静電保護用ダイオード付きアナログパッド
ース） １０５ アルミ配線（デジタル部とアナログ部接続用） １０６ パッド（テスト用パッド） １０７ デジタル信号パッド １０８ デジタルパッド １０９ アナログ信号パッド １１０ 静電保護用ダイオード付きアナログパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/82
Claims (8)
- 【請求項１】デジタル回路部とアナログ回路部とを備え
た半導体集積回路において、前記デジタル回路部と前記
アナログ回路部との境界にテスト用パッドを備えたこと
を特徴とする半導体集積回路装置。 - 【請求項２】前記テスト用パッドに静電保護回路が付加
されていることを特徴とする請求項１記載の半導体集積
回路。 - 【請求項３】前記デジタル回路部のデジタルアナログイ
ンタフェース用のＩＯバッファと前記アナログ回路部と
を接続する配線が前記テスト用パッドに接続されている
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記テスト用パッドと、該パッドに接続さ
れない他の配線とが、最小間隔以上の距離離間されてい
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】デジタル回路部とアナログ回路部とを１チ
ップに搭載したデジタル・アナログ混在型半導体集積回
路において、 前記デジタル回路部と前記アナログ回路部との境をなす
領域に、静電保護回路が付加されたテスト用パッドを１
又は複数配設してなることを特徴とする半導体集積回路
装置。 - 【請求項６】前記デジタル回路部のデジタルアナログイ
ンタフェース用のＩＯバッファと前記アナログ回路部と
を接続する配線が少なくとも一の前記テスト用パッドに
接続されている、ことを特徴とする請求項５記載の半導
体集積回路装置。 - 【請求項７】前記デジタル回路部と前記アナログ回路部
の不良解析時には、前記前記テスト用パッド上の前記配
線を切断することで、前記デジタル回路部と前記アナロ
グ回路部の不良の切り分けが行われることを特徴とする
請求項６記載の半導体集積回路装置。 - 【請求項８】前記静電保護回路が静電保護ダイオードよ
りなる、ことを特徴とする請求項２又は５記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082542A JPH11261012A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082542A JPH11261012A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261012A true JPH11261012A (ja) | 1999-09-24 |
Family
ID=13777401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10082542A Pending JPH11261012A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261012A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683234A (zh) * | 2011-03-15 | 2012-09-19 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
-
1998
- 1998-03-13 JP JP10082542A patent/JPH11261012A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683234A (zh) * | 2011-03-15 | 2012-09-19 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
| JP2012195331A (ja) * | 2011-03-15 | 2012-10-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN102683234B (zh) * | 2011-03-15 | 2016-06-01 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |