JPH0691186B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0691186B2
JPH0691186B2 JP61251002A JP25100286A JPH0691186B2 JP H0691186 B2 JPH0691186 B2 JP H0691186B2 JP 61251002 A JP61251002 A JP 61251002A JP 25100286 A JP25100286 A JP 25100286A JP H0691186 B2 JPH0691186 B2 JP H0691186B2
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JP
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master slice
integrated circuit
circuit device
semiconductor integrated
test
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力一 池田
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス方式のLSIに関し、特にプロー
ブ・テスト時に電源及びグランドに発生するノイズ電圧
の軽減に関する。
〔従来の技術〕
従来、この種のマスタスライス方式のLSI（以下、マス
タスライスと称す。）は第２図及び第３図に示す様に、
チップ１上にボンディング・パッドとともに形成された
I/Oセル３の上に、必要数だけ入力あるいは出力の機能
に対応した配線ブロック４（以下、I/Oブロックと称
す。）を配置する事によって入力バッファあるいは出力
バッファを構成しており、バッファとして未使用のI/O
セルが存在した。
〔発明が解決しようとする問題点〕
上述した従来のマスタスライスは、電源及びグランドの
数が少なくプローブテスト時に、チップ内に大きな電流
変動があるとテスト装置の持つインダクタンスによって
ノイズ電圧が発生し、それによってテスト結果が誤りと
なる為チップ歩留りが下がるという欠点があった。
〔問題点を解決するための手段〕
本発明のマスタスライスは、入力バッファあるいは出力
バッファとして未使用のI/Oセル上に、プローブ・テス
ト用の電源あるいはグランド用のブロックをすくなくと
も１つ以上有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第２図はチップ１上にボンディングパッド２とともに形
成されたI/Oセル３を示しておりマスタスライスの構造
を有している。
第１図は本発明の一実施例を示しており、入力あるいは
出力の機能に応じてI/Oバッファ４が置かれ、未使用のI
/Oセル上に電源あるいはグランド用ブロック５を設けて
いる。
第４図は本発明によるマスタスライスのブロープ・テス
トの様子を示しており、６はウェハー,7はプローブテス
ト用の探針,8はテスト用ボードであり、テストの際には
電源あるいはグランド用ブロック５のパッド探針７が当
たることを示している。
本実施例は、上記の構成を有することによりプローブテ
スト時の電源及びグランドの数を増やす事ができノイズ
電圧を軽減できる。
又、本実施例はマスタスライス構造を有する他の半導体
集積回路にも応用できる。
〔発明の効果〕
以上説明したように本発明は、マスタスライスにおい
て、I/Oバッファとして未使用のI/Oセル上に、すくなく
とも１つ以上の電源あるいはグランド用のブロックを置
くことにより、プローブテスト時のチップ内の電源線及
びグランド線に発生するノイズ電圧を軽減でき、それに
よってテスト結果が誤りとなる数が減る為、チップ歩留
りが改善される効果がある。
【図面の簡単な説明】
第１図は本発明のマスタスライスの構成図、第２図は一
般的なマスタスライスのI/Oセル配列、第３図は従来の
マスタスライスの構成図、第４図は本マスタスライスの
プローブテストの様子を示している。 １……チップ、２……I/Oバッファのボンディングパッ
ド、３……I/Oセル、４……I/Oブロック、５……電源あ
るいはグランド用ブロック、６……ウェハー、７……探
針、８……テストボード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】マスタスライス方式の半導体集積回路装置
    において、入力あるいは出力バッファとして使用されな
    いI/Oセル上に、電源用あるいはグランド用の配線ブロ
    ックをすくなくとも１つ以上配置した事を特徴とする半
    導体集積回路装置。
JP61251002A 1986-10-21 1986-10-21 半導体集積回路装置 Expired - Lifetime JPH0691186B2 (ja)

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JP3132635B2 (ja) * 1995-02-22 2001-02-05 日本電気株式会社 半導体集積回路の試験方法
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