JPH03252871A - 入出力回路コンポーネントの位置決め方法及び入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデータ処理システムの集積回路に関し、より詳
細には入出力回路要素を有する集積回路に関する。

［従来技術およびその問題点コ データ処理システムは、通常はシリコンチップ上の集積
回路に形成される電子的コンポーネント（成分）を有し
ている。これらの集積回路は、回路機能を実行するため
に必要とされる、トランジスタ、抵抗およびキャパシタ
要素を含んでいる。

シリコンチップ上のこれらの回路要素のレイアウトすな
わち配置は、集積回路上で高密度回路構造を達成するた
めに極めて重要である。“外界”と内部集積回路チップ
の機能との間のインターフェースを提供するのがこの入
出力回路自身であるために、入出力回路の集積回路レイ
アウトに特別な課題が存在する。

入出力回路を形成する１つの代表的な従来技術の方法は
、リザーブセル・アプローチ（ｒｅｓｅｒｖｅｃｅｌｌ
　ａｐｐｒｏａｃｈ）と呼ばれている。該“リザーブセ
ル・アプローチ“の例は、米国特許第４，７３１．６４
３号および同第４，７４６，９６６号明細書に開示され
ている。このリザーブセル技術によれば、集積回路チッ
プ上に入出力回路のための特定の領域が確保される。一
般には、これらの領域すなわちセルは、外部回路に対す
る入出力回路の接続が伝統的に集積回路チップの縁部に
あるために、回路チップの周辺に配置される。これらの
領域は、入出力回路がドライブ（駆動）、レシーブ（受
信）、プルアップおよび他の回路機能（各々最大デバイ
ス寸法に対しての）を含む最大予期機能を果たすに十分
な大きさのものである。この確保された領域すなわちリ
ザーブされたセルの数は、半導体チップの設計に対して
許容される入出力回路の最大数を決定する。一般に、−
組の互換性のある回路レイアウトが提供され、これら各
々の回路は、ドライブ機能、レシーブ機能等の所望の基
本的な入出力機能を果たす。設計者はこれらの基本的な
レイアウトから選定して、所望の全体的な機能を構成す
る。これらの選択されたコンポーネントは次に任意の入
出力セル中のあらかじめ定めた位置に配置される。この
方法による生産性は、各々の基本的位置が一回展開され
るだけで良いため、通常は良好である。しかしながら、
その結果生ずる集積回路構造の密度は、種々の理由から
不十分である。第１に、入出力セルは、隣接する最悪の
回路レイアウトの可能性を見越して、互いに離間して配
置されなければならない。第２に、基本的な入出力機能
の各々の型の予想される最大の標本に対して、特定のス
ペースをセル中にリザーブして置かなければならない。

第３に、未使用のいずれの入出力セルのスペースも、こ
れが分断されており従って効率的に定置すなわち接続す
ることが困難であるために、内部的に機能する回路に転
用することができない。第４に、入出力回路のレイアウ
トは一般にパッケージ接続ピッチ（あるいは出力ピンパ
ッド接続部）に接続されている。

これらの入出力接続の制約はしばしば入出力回路の密度
を制限してしまう。

集積回路用の入出力回路設計に対する汎用の第２の型は
、“集積機能（ｉｎｔｅｇｒａｔｅｄ　ｆｕｎｃｔｉｏ
ｎ）　”アプローチと呼ばれている。この集積機能アプ
ローチは実際に完全なカスタムデザインの方法である。

すなわち、入出力回路に対して何ら特定の領域が確保さ
れていない。一般に、入出力回路は常に集積回路チップ
の周辺に配置されている。再び言及すると、これは、入
出力回路が“外界”に対するインターフェースを提供し
、入出力回路がチップの周辺部上の外部パッド接続部に
直接接続されることを意味するからである。この方法に
よれば、入出力の基本的な機能の各組み合わせに対して
、完全なレイアウトがなされる。例えば、もし１つの機
能が、２つの型のドライバ、２つの型のレシーバおよび
１つのプルアップ負荷抵抗を有しているとすれば、３Ｘ
３Ｘ２すなわち１８のレイアウトが必要となる。もし種
々の形状ファクタが必要とされれば、レイアウトの数は
更に倍加される。

例えば、以下の中のいずれもが形状ファクタとなる。

（１）高く薄いレイアウト、 （２）正方形のレイアウト、 （３）Ｌ字形状のレイアウト、あるいは（４）配線グリ
ッドに関して各々の配列に対して各１つの２つのレイア
ウト 結論を言えば、いずれの入出力回路も特注（カスタム）
レイアウトになるということである。このアプローチ方
法によれば、集積回路の密度を非常に高くすることので
きる。しかしながらこの方法は非常に困難を伴うもので
ある。

リザーブセル・アプローチに対する上述のスペース確保
の両方の問題は、未使用の領域を確保する入出力セルが
ないのでこの集積機能アプローチにより解消される。し
かしながら、回路干渉（レイアウト干渉）の可能性を見
越して、１つの入出力回路を他の入出力回路の回路から
隔離して配置しなければならないため、得られる密度は
依然として制限されている。外部に接続される拡散領域
は、任意のタイプの他の拡散領域から、介在される１つ
又は２つのガードリングによって、十分に隔離されなけ
ればならない。このことはラッチアップを避けるために
必要である。回路内のパッキングは変えることができる
が、並んでパックされた異なった機能は形状ファクタ矛
盾を生じ、これにより全体的密度のロスを生ずる。

集積回路のレイアウトのために開発された技術の１つの
タイプは、”ビットスタック・レイアウト”と呼ばれて
いる。このビットスタック・レイアウトの原理によれば
、回路の位置決めはこれらの回路の配線により決定され
る。一般に、ビットスタック構造の半導体デバイスにお
ける集積型の入出力回路は、チップの周辺部に配置され
る。このことは、小規模の集積回路構造においてはチッ
プの縁部がチップ上の他のいずれの回路からも遠くなら
ないために、問題ではなかった。しかしながら、大規模
の集積回路（ＶＬＳＩ）においては、縁部はチップ内の
部分とは異なる別個の位置にある。しかしながら、入出
力機能は依然として縁部に位置する。その理由は、 （１）入出力回路は集積回路パッケージ接続パッドに接
近しており、 （２）入出力回路に供給する母線はパワー母線を有して
おり、これらパワー母線は、これらが内部回路を介して
供給される必要がないため、一般に縁部に設けられてお
り、 （３）相補型金属酸化膜半導体（０ＭＯ８）集積回路に
おいては、“ラッチアップ”と呼ばれるバラシチック作
用が存在し、したがって内部チップをラッチアップから
保護するために、入出力回路（外部環境に接続されるこ
とにより生ずる入力電圧の変動に起因してラッチアップ
を受は易い）が縁部に設けられることにより、互いに隔
置されかつ内部回路からガードリングにより隔離されて
設けられており、 （４）入出力回路が大きく、また一般のパッキング構造
が、小さな回路を一緒に配置させてワイヤサイズを減少
しかつ大きな回路を別の位置に配している ことに起因しているからである。

ビットスタック構造の一例は、“高密度半導体チップ構
成”と題する米国特許第４００６４９２号に開示されて
いる。この米国特許明細書は、列状に配列された複数の
論理セルを提供する半導体チップレイアウト方法を開示
している。他の例は、“配線可能な平坦な集積回路チッ
プ構造”と題する米国特許第３９９９２１４号明細書で
あり、この米国特許明細書はセルの中に配列された回路
機能を開示し、セルは直交方向の両方に略平行となるよ
うに直交配列されている。他の例は、米国特許第３７９
８６０６号明細書であり、この明細書は幾つかのモノリ
シック回路モジュールに対する電気的な接続通路を提供
する基板を教示しており、各々の回路モジュールには内
部回路によりデータ処理するための別個のビットが備え
られている。

更に別の例は、“ＭＯＳインターフェース回路用チップ
微細構威構成題する米国特許第３９６８４７８号明細書
である。この明細書は周辺部の入出力回路の部分的なカ
スタムレイアウトを教示すると共に、ビットスタック法
を用いた内部回路構造を示している。“半導体デバイス
”と題する（アブストラクトによる）特願昭５８−１３
７２２９号は回路のレイアウトを示しており、入出力回
路を別個に位置決めするための配線最適化技術を教示し
ている。

最後に、ヨーロッパ特許出願００５２８２８はビットス
タック構造で配列された内部回路を示しているが、同時
に、入出力回路をチップの周辺部に沿ってリザーブされ
たセルとして配列することを示している。

上述のビットスタック構造の例はいずれも非集積型の回
路エレメントとしての入出力回路のレイアウトを教示し
ており、更に、それらを集積回路の周辺領域に配置させ
ている。

［発明の概要コ 本発明の目的は、全体の集積回路チップのレイアウトに
おいて集積された入出力回路の密度を増加する集積型の
入出力回路の位置決め方法およびレイアウトを提供する
ことである。

本発明によれば、入出力回路のコンポーネントを位置決
めするための方法が提供される。これらのコンポーネン
トは半導体基板上に設けられる。

半導体基板は入出力回路を含んでいる。各々の入出力回
路は複数のビットを有するデータワード中の単一の情報
ビットを処理するために設けられる。

この位置決め方法は、 （１）各入出力回路を類似機能のサブコンポーネントを
有するグループに分割する段階と、（２）各入出力回路
に対してサブコンポーネントの縦列を形成し、これらの
サブコンポーネントを機能を実行できるように接続する
段階と、（３）上記列を隣接して位置決めして複数の列
を形成し、かつ類似のサブコンポーネントを互いにすぐ
隣に配列して上記類似のサブコンポーネントの行グルー
プを形成する段階と、 （４）必要に応じてサブコンポーネントの列グループの
周囲にガードリングを形成する段階とを備えている。

また本発明によれば、入出力回路グループが提供される
。このグループは入出力回路を有する集積回路基板上に
設けられる。入出力回路グループは、各々がビットグル
ープの単一の情報ビットを処理するための総ての入出力
回路のコンポーネントを示す回路コンポーネントの複数
の列と、上記入出力回路の中で類似のデバイスを有する
列にまたがって設けられる複数の行と、複数の行の少な
くとも１つを収容する少なくとも１つのガードリングと
を備えている。

［実施例］ 本発明は、半導体デバイスにおける入出力回路のレイア
ウトに関する。上述のように、本発明の目的は半導体デ
バイスの表面において入出力回路のために必要とされる
表面積を極力小さくするための方法を提供することであ
る。

入出力回路（工１０回路）は、 （１）オフ−チップをドライブするためのバッファ／増
幅機能を提供し、 （２）内部回路に対する保護を提供し、（３）内部回路
をドライブするための良好な電圧レベルを提供するよう
に入力信号を調整し、また、 （４）チップ内部のテストを行うためにチップを外界か
ら隔離するように構成されている。本発明を適正に利用
するためには、製作されている集積回路が複数の入出力
回路を有することが必要であることを理解しなければな
らない。また、本発明は、単一の半導体基板上に集積さ
れている多くの回路に対して、優れた効果をもたらすこ
とができる。

本発明の実施例を詳細に説明する前に、本発明との比較
のために従来例について説明する。

第８Ａ図および第８Ｂ図は、入出力回路の２つの部分を
示している。集積回路チップのレイアウトにおいては、
これらのタイプの複数の入出力回路を設けることが必要
であることを理解しなければならない。第８Ａ図及び第
８Ｂ図の特定の回路は一例として示したものであって、
これらの回路に適用したものと同様の方法を他の入出力
回路に適用することができることは勿論である。第８Ａ
図において、ドライブ制御回路８は、２つのＮＡＮＤゲ
ート１０．１４を含んでおり、これらＮＡＮＤゲートは
、インヒビット人力５およびデータ人カフに接続されて
いる。なお、インヒビット人力５はインバータ１２を介
してＮＡＮＤゲート１４の一方の入力に接続されている
。ＮＡＮＤゲート１０の出力はＰチャンネルデバイス１
６をドライブする。ＮＡＮＤゲート１４の出力はＮチャ
ンネルデバイス１８を駆動する。Ｐチャンネルデバイス
１６はＶｄｄおよび出力１９との間に接続されており、
出力１９は集積回路デバイス自身からのパッドあるいは
出力ピンに供給される。同様にして、Ｎチャンネルデバ
イス１８は、アースおよび出力１９の間に接続されてい
る。Ｐチャンネルデバイス１６はＰチャンネル電界効果
トランジスタであり、同様に、デバイス１８はＮチャン
ネル電界効果トランジスタである。

第８Ｂ図は製造される入出力回路の他の部分である。第
８Ａ図のパッド第８Ｂ図の回路に接続されている。ライ
ン１９の信号はレシーバ回路２０に供給され、このレシ
ーバ回路はライン２１を介して出力を半導体デバイスチ
ップの内部回路に供給する。また、ライン１９は２つの
ダイオード２２．２４の接続点に接続され、ダイオード
２２はＶｄｄに、ダイオード２４はアースに接続されて
いる。ダイオード２２．２４はレシーバ回路２０に対す
る静電放電保護機能を提供する。第８Ａ図及び第８Ｂ図
の回路は、双方向性の入出力回路を提供するように一体
に製造される。上述のように、このタイプの複数の回路
は集積回路チップに対する入出力データフローを提供す
るように用いられる。

第８Ａ図および第８Ｂ図に概略的に示した入出力回路の
３つで構成される通常のレイアウトが第９図に配置図と
して示されている。これら３つの入出力回路のレイアウ
トは従来技術に従ったものである。代表的な入出力回路
はチップの縁部２６に形成され、かつ図示のように配置
された２つの静電放電型のダイオード２２及び２４から
構成されている。また、出力部のＰチャンネルデバイス
（Ｐ−出力ＦＥＴ）１６は、図示のように配置されて２
つのガードリング１５及び１３を有している。Ｐチャン
ネルデバイス１６にはガードリング１７を有するＮチャ
ンネルデバイス（Ｎ−出力ＦＥＴ）１８が隣接しており
、該Ｎチャンネルデバイス１８にはレシーバ回路２０が
隣接している。

レシーバ回路２０の反対側はドライブコントロール回路
８が配置されている。これらのデバイスは図示しない金
属層によって相互に接続される。更に同様の入出力回路
が図示と同様の態様で配置される。

第１図は集積回路半導体デバイス上の複数の入出力回路
のより効率的なレイアウトを提供する本発明に基づく新
規な方法を示している。ステップ５０において、全体の
入出力デバイスが各コンポーネントに分割される。入出
力回路においては３つの基本コンポーネントがあり、そ
れらは、出力を制御するドライブ制御回路（ＯＣＤ）と
、静電放電保護回路（Ｅ　Ｓ　Ｄ）と、レシーバ回路（
ＲＣＶ）である。ステップ５２において、同一のコンポ
ーネント同士にグループ分けされる。すなわち、総ての
ドライブ制御回路が１つのグループに分けられ（もし重
要な２つの異なったドライバタイプがあれば、２つのド
ライブグループが形成される）、総てのＥＳＤ回路が１
つのグループに分けられ、総てのレシーバ回路が１つの
グループに分けられる。その後各グループは別個に取り
扱われる。例えば、ドライブ回路、レシーバ回路及びＥ
ＳＤ保護回路は第２図（Ａ）〜（Ｃ）に示すようにグル
ープ分けされる。第２図に示すこれらのレイアウトは従
来技術を示す第９図のコンポーネントと類似しているこ
とに注目されたい。しかしながら、各コンポーネントの
相対的な位置は従来のものと相違している。

ドライブ回路を例に取ると、ステップ５４において、同
様のコンポーネントがサブコンポーネントの縦ストリン
グ（縦列）に拡張される。ドライブ回路に対する拡張例
は第３図に示されており、この第３図においては、ドラ
イブ回路１４はＮチャンネルデバイス１８の頂部に定置
されており、このＮチャンネルデバイスはドライブコン
トロール回路１０の頂部上に配置されたＰチャンネルデ
バイス１６の頂部に位置している。

ステップ５６（第１図）において、各縦ストリングは横
列（水平列、Ｘ６）に置かれる。第４図は、このステッ
プにおいて３つのドライブコンポーネントに対して実行
されている状態を示している。同様のすなわち類似のコ
ンポーネントは互いに隣り合って配列されていることに
注意されたい。

すなわち、Ｎチャンネルデバイス１８は同様のＮチャン
ネルデバイス１８′に隣接して設けられている。

ステップ５８において、これらの回路はそのストリング
の縁部が重なるように水平方向にパックされる。この状
態は第５図に示されている。次に、ステップ６０におい
て、各列は適宜なマクロ長さに切断される。すなわち、
水平方向にパックされた同様のデバイスはマクロデバイ
スに切断され、このデバイスは繰り返すことがこ可能で
ある。これら両方のステップによる状態が第５図に示さ
れている。縁部の重なる水平パッキングは、Ｎチャンネ
ルデバイス１８に対する単一のガードリングを排除し、
またＮチャンネルデバイスを、図示の他のＮチャンネル
デバイスと共に、Ｎチャンネルデバイス１８′に直接隣
接させて図示しである。

これらのＮチャンネルデバイスは、両方のレイアウトの
態様が同一でありかつ両方のアンチ・ラッチアップの制
約が類似であるために、近接して設けることができる。

（介在リングを省略すると、ラッチアップしている１つ
のドライバ回路により更にラッチアップが生じてしまう
が、１つのドライバがラッチアップしても致命的である
）。次に、これら総てのデバイス（第５図においては４
つ）を単一のガードリング１２２で包囲する。同様にし
て、Ｐチャンネルデバイス１６および１６°は近接して
設けられ、次にこれら総てのデバイスは、従来技術にお
けるように別個のガードリングの対で包囲されているの
とは異なり、２つのガードリング１０８および１２０で
包囲される。図示のように、ドライブ回路１４．１４’
　　も、これら両方に対するレイアウトの態様が同一で
あるため、列１００．１０２として近接して設けられる
。これは、実施例において、ダイオード１２（図示せず
）を含むドライブ制御ＮＡＮＤゲート１４とすることが
できる。同様に、ドライブ制御ＮＡＮＤゲート１０を、
図示のように、Ｐチャンネルデバイス１６に近接して設
けることができる。

ステップ６２（第１図）においては、必要に応じてサブ
コンポーネント列にガードリングを追加する。現実には
、第６図に示すように、ガードリングは共通に設けられ
る。ガードリング１２２（第５図）は第６図においては
ガードリング１０４となり、このガードリング１０４は
Ｎチャンネルデバイス１８に対するドライブ制御部１０
０，１０２　（ＮＡＮＤゲート１４、ダイオードおよび
インバータ１２を表す）まで伸びている。このガードリ
ング１０４は、Ｐチャンネルデバイス１６等のＰチャン
ネルデバイスを包囲しているガードリング１０６と同一
であり、また、領域１３０および１３２から成るＮＡＮ
Ｄゲート１０ドライブ制御部における分離を提供してい
る。第５図のガードリング１２２．１２０及び１０８、
並びに第４図のガードリングを第６図のガードリング１
０４．１０６及び１０８の構造と比較すると、ガードリ
ングを共通にすることによってかなりのスペースの節約
が達成されていることは明らかである。

次にステップ８６において、所望数の入出力回路を形成
するために、コンポーネントマクロセットが用いられる
。レシーバ回路に対するステップ６４．６６．６８．７
０および７２は、ドライブ回路に対するステップ５４．
５６．５８．６０および６２と同様である。従って、こ
れらについては説明しない。

静電放電デバイス（Ｅ　Ｓ　Ｄ）保護に対しては、ステ
ップ７４において、他のコンポーネントが自己保護され
ているか否かの決定がなされる。もしこれら他のコンポ
ーネントが内部クランプ等で自己保護されていれば、ス
テップ８８に従って、総ての外部静電放電保護デバイス
を削除する。しかしながら、レシーバ回路およびドライ
バ回路が自己保護されていなければ、ステップ７６に従
って、ドライブ回路に対するステップ５４と同様の方法
で、これらのコンポーネントをサブコンポーネントの縦
ストリングに拡張する。ステップ７８．８０．８２およ
び８４は、ドライブ回路にたいするステップ５６．５８
．６０および６２と同様であり、これらについては説明
しない。ドライブ回路のエレメントは別個の静電放電保
護を必要としない。その理由は、これらのエレメントは
バラシティツクトランジスタの自己保護機能（ＡＴ−９
０００６を参照）を含んでいるからである。

第７図は、１組のドライバ回路（ＯＣＤ）に対する第１
図の方法により得られる実際のレイアウトを示している
。このレイアウトは、Ｎ４拡散ガードリング１０８及び
Ｎ−ウェルガードリング１０４．１０６を有するＰチャ
ンネルデバイス１６を示している。同様に、ドライバ制
御回路１００および１０２はガードリング１０４を有し
ている。

Ｎチャンネルデバイス１８およびＰチャンネルデバイス
１６が更に図示されている。Ｐチャンネルデバイスの制
御回路（Ｐ−ＦＥＴ制御回路）１３０および１３２は第
７図の下方部に示されている。

本方法を用いることによって、緊密にパックされかつガ
ードリングを共有する同様の構造のデバイスから構成さ
れるマクロセットを有する集積回路を配列することがで
きる。また、反対の特性を有するデバイスを近接して配
置し、共通のガードリングを共有させることができる。

本方法を用いることにより、入出力回路の位相幾何学的
なレイアウトは、水平方向において隣接する同様の回路
コンポーネントとビット平行に配列された回路を提供す
ることができる。

本発明を図示の実施例を参照して説明したが、この記載
は制限的に解釈されることを意図していない。当業者は
、本記載に基づき、図示の実施例の種々の変更あるいは
他の実施例が明らかとなろう。従って、請求の範囲の記
載は、本発明の範囲に属する総ての変更あるいは他の実
施例をその範囲に含むものである。

【図面の簡単な説明】

第１図は、回路デバイスを配置するための本発明の方法
を示すフローチャート、 第２図は、本発明に従って同一のコンポーネントをグル
ープ分けするステップを説明するための説明図、 第３図は、各々のコンポーネントをサブコンポーネント
の縦ストリングに拡張するステップを説明するための説
明図、 第４図は、サブコンポーネントのストリングを水平列に
置くステップを説明するための説明図、第５図は、サブ
コンポーネントを水平方向にバックしてストリングの縁
部を重ねる２つのステップと、列を適宜なマクロ回路の
長さに切断するステップとを説明するための説明図、 第６図は、ガードリングを付与するステップを説明する
ための説明図、 第７図は、本発明を用いた実際のレイアウトを示す説明
図、 第８Ａ図は、ドライブ回路の概略的な回路図、第８Ｂ図
は、レシーバ回路の概略的な回路図、第９図は、通常の
レイアウト手順を用いた、第８Ａ図および第８Ｂ図に示
す３つのドライブおよびレシーバ回路に対する従来例の
レイアウト図である。 ４４５− マート Ｕ−

Claims (1)

1. 【特許請求の範囲】 １、複数の入出力回路のコンポーネントを該入出力以外
   の回路と共に半導体基板上に位置決めする方法であって
   、該入出力回路の各々が、複数のビットグループ中の単
   一ビットを処理するように構成されている入出力回路コ
   ンポーネント位置決め方法において、 （１）各々の入出力回路を類似機能を有するサブコンポ
   ーネントのグループに分割し、 （２）各々の入出力回路に対するサブコンポーネントの
   縦列を形成し、前記機能を達成するように前記サブコン
   ポーネントを接続し、 （３）互いに隣接する類似のサブコンポーネントで複数
   の列を形成するようにように前記縦列を隣接して配置し
   て、該類似のサブコンポーネントで複数の行グループを
   形成し、 （４）必要に応じて前記サブコンポーネントの行グルー
   プの周囲にガードリンクを形成するステップからなるこ
   とを特徴とする入出力回路コンポーネントの位置決め方
   法。 ２、請求項１記載の方法において、前記（１）のステッ
   プは、前記サブコンポーネントを、ドライバ、レシーバ
   あるいは静電放電保護機能を有するサブコンポーネント
   のグループに分けるステップを含んでいることを特徴と
   する方法。 ３、請求項１記載の方法において、前記（２）のステッ
   プは、前記サブコンポーネントを、他の列の類似のサブ
   コンポーネントの位置と同様の位置に設けるようにする
   ステップを含んでいることを特徴とする方法。 ４、請求項１記載の方法において、前記（３）のステッ
   プは、前記類似のサブコンポーネントを近接してパッキ
   ングして、前記行グループを形成するステップを含んで
   いることを特徴とする方法。 ５、請求項１記載の方法において、前記（４）のステッ
   プは、適宜の位置でガードリングを組み入れるステップ
   を含んでいることを特徴とする方法。 ６、請求項４記載の方法において、前記（３）のステッ
   プは、前記各々の列をビットグループ中の入出力回路用
   ビットの相対的な位置に応じて位置決めするステップを
   更に含んでいることを特徴とする方法。 ７、請求項２記載の方法において、静電放電保護回路が
   必要であるか否かを判定し、もし必要でなければ、いか
   なる静電保護回路も除去するステップを備えることを特
   徴とする方法。 ８、各々の入出力回路が複数のビットグループ中の単一
   ビットを処理するよう構成されている総ての入出力回路
   のコンポーネントを、該入出力回路以外の他の回路を有
   する半導体基板上に位置決めするための方法において、 （１）入出力回路のコンポーントをを前記他の回路のコ
   ンポーネントから分離し、 （２）各々の入出力回路を、各々がある機能を実行する
   ために相互接続された複数のサブコンポーネントを有す
   るグループに分割し、 （３）各々の入出力回路に対するサブコンポーネントの
   縦列部分を形成しかつ前記機能を実行できるように前記
   サブコンポーネントを接続し、 （４）前記縦列部分を垂直方向に隣接して位置決めする
   と共に前記縦列部分を接続することによって、各ビット
   に対する入出力回路列を形成し、 （５）前記縦列を隣接して位置決めして複数の列を形成
   し、互いに隣接する類似のサブコンポーネントが前記類
   似のサブコンポーネントの行グループを形成するように
   し、 （６）必要に応じて前記サブコンポーネントの行グルー
   プの周囲にガードリングを形成するステップから成る入
   出力回路コンポーネント位置決め方法。 ９、請求項８記載の方法において、前記（２）のステッ
   プは、前記サブコンポーネントを、ドライバ、レシーバ
   あるいは静電放電保護の機能のコンポーネントグループ
   に分けるステップを含むことを特徴とする方法。 １０、請求項８記載の方法において、前記（３）のステ
   ップは、前記サブコンポーネントを、他の列部分の類似
   サブコンポーネントの位置と同様の位置に設けるステッ
   プを含むことを特徴とする方法。 １１、請求項８記載の方法において、前記（５）のステ
   ップは、前記類似のサブコンポーネントを近接してパッ
   キングして前記行グループを形成するステップを含むこ
   とを特徴とする方法。 １２、請求項８記載の方法において、前記（６）のステ
   ップは、適宜な位置にガードリングを組みいれるステッ
   プを含むことを特徴とする方法。 １３、請求項１１記載の方法において、前記（５）のス
   テップは、前記各々の列をビットグループ中の入出力回
   路用ビットの相対的な位置に応じて位置決めさせるステ
   ップを更に含むことを特徴とする方法。 １４、請求項９記載の方法において、前記（２）のステ
   ップは、静電放電保護回路が必要であるか否かを判定し
   、もし必要でなければ、いかなる静電保護回路も排除す
   るステップを含んでいることを特徴とする方法。 １５、集積回路半導体基板上に他の回路と共に設けられ
   た複数の入出力回路において、 各々の列が、ビットのグループ中の単一データビットを
   処理するための入出力回路の総てのコンポーネントを示
   している、回路コンポーネントの複数の列と、 前記入出力回路中で類似のデバイスを有するように前記
   列に交差するように位置決めされた複数の行と、 前記複数の行の少なくとも１つを収容する少なくとも１
   つのガードリングと を備えて成る入出力回路。 １６、請求項１５記載の入出力回路において、デバイス
   の行の全体に対して保護するように位置決めされた静電
   放電保護回路デバイスを更に備えることを特徴とする入
   出力回路。