JPS58137229A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58137229A JPS58137229A JP1989582A JP1989582A JPS58137229A JP S58137229 A JPS58137229 A JP S58137229A JP 1989582 A JP1989582 A JP 1989582A JP 1989582 A JP1989582 A JP 1989582A JP S58137229 A JPS58137229 A JP S58137229A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 4
- 239000011295 pitch Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 241000252233 Cyprinus carpio Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000004941 influx Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大規模論ｆｉＬＢＩの階層的なレイアウト設
計に好適な半導体装置に関するものである。
計に好適な半導体装置に関するものである。
従来、半導体！！＝ｌｌの配置・配線設計は人手に籾っ
て行なわれて来たが、集子技術の微細化が進むに従り、
１チツプに搭載し得るゲート規模が年々増加の一途をた
どっているた給に、設計期間の着しｉ増大を招来してい
る。ランダムロジックを構成する数カル数十万のトラン
ジスタを１点の鯛υもなく相互接続し、所望の電気特性
を満たし、かつチップ面積を最小化するように配置・配
ｌｓ設計することは、人手主体では天文学的な設計工数
を資し、最早事実上不可能といえる。
て行なわれて来たが、集子技術の微細化が進むに従り、
１チツプに搭載し得るゲート規模が年々増加の一途をた
どっているた給に、設計期間の着しｉ増大を招来してい
る。ランダムロジックを構成する数カル数十万のトラン
ジスタを１点の鯛υもなく相互接続し、所望の電気特性
を満たし、かつチップ面積を最小化するように配置・配
ｌｓ設計することは、人手主体では天文学的な設計工数
を資し、最早事実上不可能といえる。
このため、Ｆｌｕ、ＲＯＭなどレギュラな論理ｍａ。
図形構造を有するロジックの流入がはかられているが、
冗長性が大きいことおよび適用範囲が限られること等の
欠点がある。他方、別の解決法として配置・配Ｍ設計の
自動化が進められているが、集積度その他の設計品質面
で極めて不十分である。
冗長性が大きいことおよび適用範囲が限られること等の
欠点がある。他方、別の解決法として配置・配Ｍ設計の
自動化が進められているが、集積度その他の設計品質面
で極めて不十分である。
本発明はこのような状況に鑑みてなされたものであり、
その目的は、高性能・高集積贋の半導体装置の設計を短
い期間で行なうために、配置・配線の自動設計に好適な
ブロック分割および構成法を適用した半導体装置を提供
することにある。
その目的は、高性能・高集積贋の半導体装置の設計を短
い期間で行なうために、配置・配線の自動設計に好適な
ブロック分割および構成法を適用した半導体装置を提供
することにある。
このよ５を目的を這戒するために、不発ｆＩＩｉは、単
位論理セルを１次元的に連ねてなるセル列を同数含むブ
ロックを上記セル列と障１方向に連ねたブロック列を設
けたものである。
位論理セルを１次元的に連ねてなるセル列を同数含むブ
ロックを上記セル列と障１方向に連ねたブロック列を設
けたものである。
勤も、論Ｓ＊能の異なる複数の単位論理セルの集合体に
よって構成される論理回路を集積化半導体装置として実
現する際、これをｎ個のブロックに分割後、１該ブロッ
ク群を合成する手法によるいわゆる階層的設計法の適用
において、セル列数の勢しい一連のブロックからなるブ
ロック列を配置したものである。以下、実施例を用いて
本発明の詳細な説明する。
よって構成される論理回路を集積化半導体装置として実
現する際、これをｎ個のブロックに分割後、１該ブロッ
ク群を合成する手法によるいわゆる階層的設計法の適用
において、セル列数の勢しい一連のブロックからなるブ
ロック列を配置したものである。以下、実施例を用いて
本発明の詳細な説明する。
第１図は、本発明の＃！ｌの実施例を示す平面構成図で
ある。同図において、半導体チップ１は、それぞれ複数
の単位論理セルＣからなるブロックｂ１〜”１４を１次
元的に連ねてなる複数（この場合３列）のブロック列１
１１％ＢＩＫよって構成される。
ある。同図において、半導体チップ１は、それぞれ複数
の単位論理セルＣからなるブロックｂ１〜”１４を１次
元的に連ねてなる複数（この場合３列）のブロック列１
１１％ＢＩＫよって構成される。
各ブロックｂ１〜ｂ１４ｙｃおいて、前記単位論理セル
＠は、それぞれ上記プロ１タク列と同方向ＫＷ在する複
数のセル列０を構成し、かつそのセル列〇が各ブロック
についてナベて等しい１列となるように配列しである。
＠は、それぞれ上記プロ１タク列と同方向ＫＷ在する複
数のセル列０を構成し、かつそのセル列〇が各ブロック
についてナベて等しい１列となるように配列しである。
こむで、各セル列を構成するセルとしては、例えば相補
９ＭＯ８回路では、絡２図に示すようにｎチャネルトラ
ンジスタ２およびｐチャネルトランジスタ３をゲート金
Ｉ！４が共通になるように連ねて配置し、かつゲート幅
を規格化長にした４のを用い、電源線ＶＤＤおよびＶａ
Ｓ を各セルについて共通な座標位ＷＫ設定しておく。
９ＭＯ８回路では、絡２図に示すようにｎチャネルトラ
ンジスタ２およびｐチャネルトランジスタ３をゲート金
Ｉ！４が共通になるように連ねて配置し、かつゲート幅
を規格化長にした４のを用い、電源線ＶＤＤおよびＶａ
Ｓ を各セルについて共通な座標位ＷＫ設定しておく。
こうすることＫより、各セルを横に連ねて第１図に示す
ようなセル列０を構成した場合、電源１ｍｌは自動的に
接続されることとなる。
ようなセル列０を構成した場合、電源１ｍｌは自動的に
接続されることとなる。
また、各セルの横幅は、製造プロセスによって規定され
る設計規則の単位であるピッチの概念で律則できるよう
に構成できる。例えば、インバータ回路は２ピツチ、２
人力ＮＡＮＤ回路＃：ｔ３ピッチで表わせる。第２図は
４人力ＮＡＮＤ回路で４ピツチである。半導体チップＩ
Ｋ！１Ｆ載される論理回路を構成するセル列め横方向の
ピッチ数をＮ（１以上の整数）とすると、これをピッチ
数が互にほぼ等しい１１個の一連のブロックに分割した
とすれば、１個のブロック当りに含まれるセルの全ピッ
？ 数ｕＮ／、、（１以上の整数）で表わされ、更に、
各ブロック内のセル列数を勢しく１列とすれば１セル列
轟りＯピッチ数は’Ｉ Ｘ ｎ Ｂ ドアする。
る設計規則の単位であるピッチの概念で律則できるよう
に構成できる。例えば、インバータ回路は２ピツチ、２
人力ＮＡＮＤ回路＃：ｔ３ピッチで表わせる。第２図は
４人力ＮＡＮＤ回路で４ピツチである。半導体チップＩ
Ｋ！１Ｆ載される論理回路を構成するセル列め横方向の
ピッチ数をＮ（１以上の整数）とすると、これをピッチ
数が互にほぼ等しい１１個の一連のブロックに分割した
とすれば、１個のブロック当りに含まれるセルの全ピッ
？ 数ｕＮ／、、（１以上の整数）で表わされ、更に、
各ブロック内のセル列数を勢しく１列とすれば１セル列
轟りＯピッチ数は’Ｉ Ｘ ｎ Ｂ ドアする。
このように配列した同数のセル列によって構成された各
ブロックは、図形上はぼ等価な関係にあるため、接続関
係が最適になるように各ブロックの位置関係を訣め、ま
たは自由に相互入替を行なうことができ、面積の最小化
ないしは論理上のクリティカルパスの最小化による動作
の改１１）Ｉ＞Ｚ容易菖３図は、本発明の詑２の実施例
を示す平面構成図である。この例では各ブロックを構成
するセックｂ、〜＃１４においては各ブロックのセル列
数はＩで６９、ブロック列Ｂ、を構成するブロックｂｌ
〜ｂ１゜においてｒｉＪ、ブロック列Ｂｓを構成するブ
ロックに’ｌｌ〜に１ｊにおいてはｋである。この場合
には、各ブロック列においては各ブロック’Ｆｉｌｌ埋
等ＩＩｔ１１Ｉｌｉ係ＫＴｏゐため、各ブロック列内で
の配置および入替えが自由に行なえ、その範囲内におい
て前述した実施例と同様の効果を得ることができる。
ブロックは、図形上はぼ等価な関係にあるため、接続関
係が最適になるように各ブロックの位置関係を訣め、ま
たは自由に相互入替を行なうことができ、面積の最小化
ないしは論理上のクリティカルパスの最小化による動作
の改１１）Ｉ＞Ｚ容易菖３図は、本発明の詑２の実施例
を示す平面構成図である。この例では各ブロックを構成
するセックｂ、〜＃１４においては各ブロックのセル列
数はＩで６９、ブロック列Ｂ、を構成するブロックｂｌ
〜ｂ１゜においてｒｉＪ、ブロック列Ｂｓを構成するブ
ロックに’ｌｌ〜に１ｊにおいてはｋである。この場合
には、各ブロック列においては各ブロック’Ｆｉｌｌ埋
等ＩＩｔ１１Ｉｌｉ係ＫＴｏゐため、各ブロック列内で
の配置および入替えが自由に行なえ、その範囲内におい
て前述した実施例と同様の効果を得ることができる。
例えば＠能上近＜ＫＷきたいブロックによって各ブロッ
ク列を構成するような場合に有効である。
ク列を構成するような場合に有効である。
＄４図は本発明の第３の実施例を示す平面構成図である
。この例においても、チップ１はそれぞれ同数のセル列
０からなる一連のブロックｂ８〜ｂ、 、 ｂ、〜ｂ１
６ ａ ｂｌ雪〜ｂｕによって構成きれるブロック列Ｂ
ｌ ｍ ”２ ｓ Ｂ８を有しているが、更にこれらの
ブロック列に含まれないブロックをも有している。即ち
、上記ブロック列Ｂｌを上下に２分割する形でブロック
Ｊｍｂｌが、また、ブロック列ＢｌおよびＢｓＫ壕九が
る形でブロックｂ１１が配設されている。ここで、上記
ブロックｂ、およびす、のセル列数の総和は、ブロック
列Ｂ１を構成する他のブロックのセル列数Ｋｉｌしい量
刑であ抄、オた、プロッタｂｌｌのセル列数はブロック
列Ｂ２およびＢｓｔ”構成するブロックのセル列数の総
和Ｊ＋に列に等しい。このように対象ζする全配鮒・配
＋ｉｕｉ域に対してセル列数の過不、５！が生じないこ
とを粂件に個々のブロックを構成するセル列数に更に自
由度を持たせたことＫより、面積最小化。
。この例においても、チップ１はそれぞれ同数のセル列
０からなる一連のブロックｂ８〜ｂ、 、 ｂ、〜ｂ１
６ ａ ｂｌ雪〜ｂｕによって構成きれるブロック列Ｂ
ｌ ｍ ”２ ｓ Ｂ８を有しているが、更にこれらの
ブロック列に含まれないブロックをも有している。即ち
、上記ブロック列Ｂｌを上下に２分割する形でブロック
Ｊｍｂｌが、また、ブロック列ＢｌおよびＢｓＫ壕九が
る形でブロックｂ１１が配設されている。ここで、上記
ブロックｂ、およびす、のセル列数の総和は、ブロック
列Ｂ１を構成する他のブロックのセル列数Ｋｉｌしい量
刑であ抄、オた、プロッタｂｌｌのセル列数はブロック
列Ｂ２およびＢｓｔ”構成するブロックのセル列数の総
和Ｊ＋に列に等しい。このように対象ζする全配鮒・配
＋ｉｕｉ域に対してセル列数の過不、５！が生じないこ
とを粂件に個々のブロックを構成するセル列数に更に自
由度を持たせたことＫより、面積最小化。
論理上のクリティカルバス最小化に一層大きな効果を発
揮する。
揮する。
更に第５図は、本発明の第４の実施例を示す平面構成図
である。仁の例では、一部１１ｃＢムＭ、ＲＯＭ。
である。仁の例では、一部１１ｃＢムＭ、ＲＯＭ。
ＰＬム等の−ｑう構造を有するブロックｂ６＠ｂ１ｇを
含んでいる。このようにランダムロジックからなるブロ
ックと異なシ、セル列数を一義的に定義できないブロッ
クを含む場合でも、これらを他のランダムロジックによ
って構成されたプロッタと同列に配備することは一層に
差支えない。
含んでいる。このようにランダムロジックからなるブロ
ックと異なシ、セル列数を一義的に定義できないブロッ
クを含む場合でも、これらを他のランダムロジックによ
って構成されたプロッタと同列に配備することは一層に
差支えない。
なお、上述した第１〜第４の実施例においては、いずれ
もそれぞれ一連のブロックからなる複数のブロック列を
備え、かつ各ブロックを構成するセル列を上記ブロック
列を構成する各ブロックＫｔたがって横方崗に揃えて設
けている。従って、各ブロック列内において、最適化し
たブロックを初期値としてブロック間の接続の最適化が
容易に行耽えると共に、その場合、プ。ツク関配線をブ
ロック内配線と区別せずに一括して行なうことができる
。ｆｆ１Ｊち、トータルとしてのＩｌｋ：ｓ化が行なえ
るため、自動配装置・配線でも容易に集積ｉを向上させ
ることができる。
もそれぞれ一連のブロックからなる複数のブロック列を
備え、かつ各ブロックを構成するセル列を上記ブロック
列を構成する各ブロックＫｔたがって横方崗に揃えて設
けている。従って、各ブロック列内において、最適化し
たブロックを初期値としてブロック間の接続の最適化が
容易に行耽えると共に、その場合、プ。ツク関配線をブ
ロック内配線と区別せずに一括して行なうことができる
。ｆｆ１Ｊち、トータルとしてのＩｌｋ：ｓ化が行なえ
るため、自動配装置・配線でも容易に集積ｉを向上させ
ることができる。
以上Ｉ５２明したように１本発明によれば、＃層的ゐ°
レイアウト設計手法の着用において、ブロック配置上の
柔軟性が萬ぐ、かつブロックｓｉａが賢易となり、自動
設計への適合性が太きいため、亮集ＩＦ［・高品質の大
規模論理し８Ｉの設計が容易に行なえるという優れた効
果を有する。
レイアウト設計手法の着用において、ブロック配置上の
柔軟性が萬ぐ、かつブロックｓｉａが賢易となり、自動
設計への適合性が太きいため、亮集ＩＦ［・高品質の大
規模論理し８Ｉの設計が容易に行なえるという優れた効
果を有する。
第１図は本発明の一１１輪例を示す平面構成図、ｔＲ２
図はそのセルの一例を示す平面構成図、ｒ３図〜第５図
はそれぞれ本発明の他の実施例を示す平面ａａ図である
。 １・・・・半導体チップ、ｂ１〜ｂｌ、・・・・ブロッ
ク１．Ｂｌ、７’Ｂ＠ ・１・ブロック列、ｏｌ・・
セル、０ａ１１＃−セル列。 轡許出願人 日本電信電話公社 チー 〇 Ｑ
図はそのセルの一例を示す平面構成図、ｒ３図〜第５図
はそれぞれ本発明の他の実施例を示す平面ａａ図である
。 １・・・・半導体チップ、ｂ１〜ｂｌ、・・・・ブロッ
ク１．Ｂｌ、７’Ｂ＠ ・１・ブロック列、ｏｌ・・
セル、０ａ１１＃−セル列。 轡許出願人 日本電信電話公社 チー 〇 Ｑ
Claims (1)
- 【特許請求の範囲】 α）それぞれ４ｒｔ歓の単位論理セルからなるブロック
を１次元的に連ねてなるブロック列を複数備え、前記各
ブロックを構成する単位論理セルは前記ブロック列と同
方向に延在する複数のセル列を構成し、かつ当骸セル列
の数は同一ブロック列に楓するすべてのブロックについ
て等しいことを特徴とする半導体装置。 （２）セル列の数は各ブロック列に槁するすべてのブロ
ックについて等しいことを特徴とする特許錆求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989582A JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989582A JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137229A true JPS58137229A (ja) | 1983-08-15 |
| JPH0114704B2 JPH0114704B2 (ja) | 1989-03-14 |
Family
ID=12011928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989582A Granted JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137229A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182041A2 (en) * | 1984-11-15 | 1986-05-28 | International Business Machines Corporation | Integrated circuit chip with "bit-stacked" functional blocks |
| JPS6314465A (ja) * | 1986-07-04 | 1988-01-21 | Matsushita Electronics Corp | 集積回路のレイアウト処理方法 |
| US4988636A (en) * | 1990-01-29 | 1991-01-29 | International Business Machines Corporation | Method of making bit stack compatible input/output circuits |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-02-09 JP JP1989582A patent/JPS58137229A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182041A2 (en) * | 1984-11-15 | 1986-05-28 | International Business Machines Corporation | Integrated circuit chip with "bit-stacked" functional blocks |
| JPS6314465A (ja) * | 1986-07-04 | 1988-01-21 | Matsushita Electronics Corp | 集積回路のレイアウト処理方法 |
| US4988636A (en) * | 1990-01-29 | 1991-01-29 | International Business Machines Corporation | Method of making bit stack compatible input/output circuits |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0114704B2 (ja) | 1989-03-14 |
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