KR20070019246A - 반도체 소자의 퓨즈 박스 및 그 형성 방법 - Google Patents

Abstract

반도체 소자의 퓨즈 박스 및 그 형성 방법이 제공된다. 반도체 소자의 퓨즈 박스는 퓨즈 라인을 포함하는 퓨즈 영역이 정의된 반도체 기판, 상기 퓨즈 라인의 양 단부에 연결되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제1 금속막 및 상기 제1 금속막의 상부에 형성되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제2 금속막을 포함하되, 상기 퓨즈 라인의 단부는 상기 제1 금속막의 상면과 상기 제2 금속막의 하면의 사이에 개재된다.

퓨즈 박스, 절단 특성, 비아 형성 도전체

Description

반도체 소자의 퓨즈 박스 및 그 형성 방법{Fuse box for semiconductor device and method for forming the same}

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스의 단면도이다.

도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스의 형성 방법을 순차적으로 도시한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

10: 반도체 기판 20: 제1 층간 절연막

30: 제1 금속막 40: 제2 층간 절연막

50': 퓨즈막 50: 퓨즈 라인

50a: 퓨즈 라인 단부 50b: 퓨즈 라인 절단부

60: 제2 금속막 70: 패시베이션층

80: 개구부

본 발명은 반도체 소자의 퓨즈 박스 및 그 형성 방법에 관한 것으로서, 특히 퓨즈 라인의 절단 특성이 개선된 반도체 소자의 퓨즈 박스 및 그 형성 방법에 관한 것이다.

일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.

그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.

각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.

이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈 또는 퓨즈 라인이라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 하며, 퓨즈 영역에는 퓨즈 라인을 둘러싸는 가드링부가 더 포함될 수 있다.

이러한 퓨즈는 최근에 반도체 메모리 소자의 집적도가 높아짐에 따라 반도체 메모리 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 사용한다.

그러나 금속 배선을 이용하는 종래의 퓨즈는 장벽 금속층(barrier metal layer)과 금속층(metal layer)에 의해 형성되어 있기 때문에 리페어 공정 수행시 장벽 금속층이 레이저 빔에 의해 완전히 절단(cutting)되지 않는다. 따라서 리페어 공정 후 잔류물(residue)이 발생되어 반도체 메모리 소자에 누설 전류(leakage current)가 발생될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 절단 특성이 향상되어 반도체 소자의 신뢰성을 향상시킬 수 있는 퓨즈 박스를 제공하고자 하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 퓨즈 박스의 제조 방법을 제공하고자 하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 퓨즈 라인을 포함하는 퓨즈 영역이 정의된 반도체 기판, 상기 퓨즈 라인의 양 단부에 연결되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제1 금속막 및 상기 제1 금속막의 상부에 형성되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제2 금속막을 포함하되, 상기 퓨즈 라인의 단부는 상기 제1 금속막의 상면과 상기 제2 금속막의 하면의 사이에 개재된다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스 형성 방법은 퓨즈 영역이 정의된 반도체 기판을 제공하는 단계, 상기 반도체 기판의 상부에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막의 상부에 형성하되, 상기 퓨즈 라인 형성 영역의 양측에 제1 금속막을 형성하는 단계, 상기 제1 금속막을 덮는 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막을 식각하여 상기 제1 금속막 사이의 퓨즈 라인 형성 영역에 상기 제1 금속막 보다 리세스된 영역을 형성하는 단계, 상기 리세스된 영역을 매립하고 상기 제1 금속막의 일부를 덮는 퓨즈막을 형성하는 단계, 상기 퓨즈막의 상부에 제2 금속막을 형성하는 단계 및 상기 제2 금속막과 상기 퓨즈막을 식각하여 퓨즈 라인을 형성하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서에 포함된 도면들은 가드링부를 생략하고 퓨즈 라인을 중심으로 도시한 것임을 밝혀 둔다. 또한, 어느 막이 다른 막의 상부 또는 상면에 존재하는 것으로 설명될 때, 이는 다른 막 위에 바로 존재할 수도 있고, 그 사이에 다른 막이 개재될 수도 있음을 의미한다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 사시도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

도 1은 본 발명이 일 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 퓨즈 라인(50), 퓨즈 라인(50)의 양 단부(50a)에 연결된 제1 금속막(30), 제1 금속막(30)의 상부에 형성된 제2 금속막(60)을 포함한다. 이 때, 제1 금속막(30)과 제2 금속막(60)은 퓨즈 라인(50)의 절단부(50b)의 상면이 노출되도록 형성되며, 또한, 제1 금속막(30)의 상면과 제2 금속막(60)의 하면 사이에는 전술한 퓨즈 라인(50)의 단부(50a)가 개재된다. 여기서, 퓨즈 라인(50)의 절단부(50b)란 레이저 빔 등에 의해 단선되는 영역을 의미한다.

여기서, 퓨즈 라인(50)의 절단부(50b)는 제1 금속막(30) 및 제2 금속막(60)에 의해 노출된 제1 층간 절연막(20)의 일부 리세스된 영역에 형성될 수 있으며, 그 저면이 제1 금속막(30) 보다 하부인 제1 층간 절연막(20) 내에 형성될 수 있다.

이러한 퓨즈 라인(50)은 셀 영역에서 하부 배선층과 상부 배선층 사이를 연결하는 비아(via)를 형성하는 도전체로 이루어질 수 있다.

또한, 도 1에 나타난 바와 같이, 퓨즈 라인(50)의 연장 방향에 수직인 단면, 즉, A-A' 선을 따라 절단한 단면은 역(逆) 사다리꼴 형태일 수 있다. 이러한 역 사다리꼴 형태의 퓨즈 라인은 레이저 등 광선에 의한 절단이 보다 효율적으로 이루어질 수 있다.

이러한 제2 금속막(60)과 퓨즈 라인(50)의 상부에는 또 다른 층간 절연막이나 패시베이션층(70) 등이 더 형성될 수 있다. 이 때, 형성된 다른 층간 절연막이나 패시베이션층(70)은 퓨즈 라인(50)의 절단부(50b)가 노출되도록 퓨즈 라인의 상부에 개구부(80)가 형성될 수 있다. 또한, 개구부(80)가 형성된 영역의 퓨즈 라인(50)의 절단부(50b)는 레이저 등 광선이 잘 투과되어 절단 특성이 향상될 수 있도록 더 얇게 형성될 수 있다.

설명되지 않은 도면부호 40은 제2 층간 절연막을 의미한다.

이하 도 2 내지 도 7을 참조하여 반도체 소자의 퓨즈 박스의 예시적인 형성 방법을 설명한다. 이하 형성 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.

도 2를 참조하면, 퓨즈 영역이 정의된 반도체 기판(10) 상에 제1 층간 절연막(20)을 형성한다. 이 때, 셀 영역 및 주변 회로 영역 등에 있어서 제1 층간 절연 막의 하부에 형성될 수 있는 게이트 등의 구조물에 대한 설명은 생략하기로 한다.

기판(10)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.

다음으로, 도 3에 도시된 바와 같이 제1 층간 절연막(20) 상에 제1 금속막(30)을 형성한다. 이 때, 제1 금속막(30)은 퓨즈 라인의 절단부가 형성될 영역의 양측에 위치하도록 형성된다. 이러한 제1 금속막(30)은 예를 들어 셀 영역의 하부 배선층 형성시 함께 형성할 수 있다.

이어서, 도 4에 도시된 바와 같이, 제1 금속막(30)의 상부를 덮는 제2 층간 절연막(40)을 형성한다. 그런 다음, 제1 금속막(30)의 사이에 형성된 제2 층간 절연막(40) 및 제1 층간 절연막의 일부를 식각하여 리세스된 영역을 형성한다. 이 때, 리세스된 영역의 저면은 제1 금속막(30)의 하부, 즉 제1 층간 절연막(20) 내에 형성될 수 있다. 또한, 리세스된 영역은 전술한 제1 금속막(30)에 자기 정렬적으로 형성될 수 있다. 여기서, 층간 절연막의 식각은 셀 영역의 비아홀(VIA hole) 형성 공정과 동시에 이루어질 수 있다.

이어서, 형성된 리세스 영역과 식각된 층간 절연막 영역을 매립하도록 퓨즈막(50')을 형성한다. 형성된 퓨즈막(50')은 그 양 단부가 제1 금속막(30)의 상면에 일부 중첩되도록 형성된다. 이 때, 제2 층간 절연막(40)의 상면과 퓨즈막(50')의 상면은 실질적으로 동일하도록 평탄화하여 형성될 수 있다. 이러한 퓨즈막 형성 공정은 셀 영역의 비아홀을 소정의 도전체로 매립하는 공정과 동시에 이루어질 수 있 다.

다음으로, 도 5에 도시된 바와 같이, 제2 층간 절연막(40)과 퓨즈막(50')의 상면에 제2 금속막(60)을 형성한다. 그런 다음, 도 6에 도시된 바와 같이, 제2 금속막(60)과 그 하부에 형성된 퓨즈막(50')을 함께 식각한다. 이 때, 식각된 퓨즈막은 퓨즈 라인(50), 구체적으로는 퓨즈 라인(50)의 절단부(50b)를 형성하게 된다. 또한, 제1 금속막(30)의 상면과 제2 금속막(60)의 하면은 형성된 퓨즈 라인(50)의 단부(50a)에 연결된다. 또한, 퓨즈 라인(50)의 내부 측면은 식각된 제2 금속막(60)의 측면에 정렬된다. 이러한 퓨즈 영역의 제2 금속막 형성 공정은 셀 영역의 상부 배선층 형성 공정과 동시에 이루어질 수 있다.

이어서, 도 7에 도시된 바와 같이, 제2 금속막(60)을 포함하여 모든 구조물의 최상부에 패시베이션층(70)을 형성한다. 형성된 패시베이션층(70) 중에서 퓨즈 라인(50)의 절단부(50b)의 상부에 형성된 페시베이션층은 선택적으로 제거됨으로써 소정의 개구부(80)를 형성할 수 있다. 이 때, 퓨즈 라인의 절단부의 소정의 영역은 더 식각될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

본 발명의 실시예들에 따른 반도체 소자의 퓨즈 박스는 퓨즈 라인으로서 금속 배선을 사용하지 않고, 셀 영역의 비아 형성 도전체와 같은 금속막 연결 구조체를 사용함으로써 퓨즈 박스의 절단 특성을 개선할 수 있다. 따라서, 이를 구비한 반도체 소자는 그 신뢰성이 향상될 수 있다.

Claims (9)

1. 퓨즈 라인을 포함하는 퓨즈 영역이 정의된 반도체 기판;

   상기 퓨즈 라인의 양 단부에 연결되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제1 금속막; 및

   상기 제1 금속막의 상부에 형성되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제2 금속막을 포함하되,

   상기 퓨즈 라인의 단부가 상기 제1 금속막의 상면과 상기 제2 금속막의 하면의 사이에 개재된 반도체 소자의 퓨즈 박스.
2. 제1항에 있어서,

   상기 퓨즈 라인은 셀 영역의 하부 배선층 및 상부 배선층을 연결하는 비아 형성 도전체로 이루어진 반도체 소자의 퓨즈 박스.
3. 제1항에 있어서,

   상기 퓨즈 라인의 절단부는 연장 방향에 수직인 단면이 역 사다리꼴의 형태인 반도체 소자의 퓨즈 박스.
4. 제1항에 있어서,

   상기 제1 금속막 및 제2 금속막은 각각 셀 영역의 하부 배선층 및 상부 배선 층을 연장하여 형성된 반도체 소자의 퓨즈 박스.
5. 제1항에 있어서,

   상기 제2 금속막 및 상기 퓨즈 라인의 상부에 형성되며, 상기 퓨즈 라인의 절단부의 상면을 노출시키는 개구부가 형성된 패시베이션층을 더 포함하는 반도체 소자의 퓨즈 박스.
6. 퓨즈 영역이 정의된 반도체 기판을 제공하는 단계;

   상기 반도체 기판의 상부에 제1 층간 절연막을 형성하는 단계;

   상기 제1 층간 절연막의 상부에 형성하되, 상기 퓨즈 라인 형성 영역의 양측에 제1 금속막을 형성하는 단계;

   상기 제1 금속막을 덮는 제2 층간 절연막을 형성하는 단계;

   상기 제2 층간 절연막을 식각하여 상기 제1 금속막 사이의 퓨즈 라인 형성 영역에 상기 제1 금속막 보다 리세스된 영역을 형성하는 단계;

   상기 리세스된 영역을 매립하고 상기 제1 금속막의 일부를 덮는 퓨즈막을 형성하는 단계;

   상기 퓨즈막의 상부에 제2 금속막을 형성하는 단계;

   상기 제2 금속막과 상기 퓨즈막을 식각하여 퓨즈 라인을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법.
7. 제6항에 있어서,

   상기 퓨즈막은 상기 반도체 소자의 셀 영역의 상부 배선층 및 하부 배선층 사이의 비아 형성 공정시 함께 형성하는 반도체 소자의 퓨즈 박스 형성 방법.
8. 제6항에 있어서,

   상기 제1 금속막을 형성하는 단계 및 상기 제2 금속막을 형성하는 단계는 각각 셀 영역의 하부 배선층 및 상부 배선층 형성 공정시 함께 형성하는 반도체 소자의 퓨즈 박스 형성 방법.
9. 제6항에 있어서,

   상기 퓨즈 라인과 상기 제2 금속막을 덮는 패시베이션층을 형성하는 단계; 및

   상기 패시베이션층을 식각하여 상기 퓨즈 라인의 절단부의 상면을 노출시키는 개구부를 형성하는 단계를 더 포함하는 반도체 소자의 퓨즈 박스 형성 방법.

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