KR20050106876A

KR20050106876A - 반도체 소자의 퓨즈 및 그 제조 방법

Info

Publication number: KR20050106876A
Application number: KR1020040031936A
Authority: KR
Inventors: 김동훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2005-11-11

Abstract

본 발명은 인접한 배선층과의 공간을 일정 수준 이상 확보해야 하는 것으로 인해 초래되는 퓨즈 크기 축소의 어려움을 해결할 수 있는 반도체 소자의 퓨즈 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 퓨즈 제조 방법은 반도체 기판 상부에 퓨즈를 형성하는 단계, 상기 퓨즈 상부에 제1층간절연막을 사이에 두고 상기 퓨즈와 연결되는 제1배선층을 형성하는 단계, 상기 제1배선층 상부에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 식각하여 상기 제1배선층의 표면을 노출시키는 비아홀을 형성함과 동시에 상기 퓨즈가 리페어될 부분에 서브 퓨즈개방영역을 형성하는 단계, 상기 비아홀에 매립되는 비아콘택을 형성함과 동시에 상기 서브 퓨즈개방영역의 측벽에 블로잉확장방지 장벽을 형성하는 단계, 상기 비아콘택을 통해 상기 제1배선층과 연결되는 제2배선층을 형성하는 단계, 상기 제2배선층을 포함한 전면에 보호막을 형성하는 단계, 및 상기 퓨즈 상부에서 상기 제1층간절연막이 일정 두께로 잔류하도록 상기 보호막과 제1,2층간절연막을 선택적으로 식각하여 메인 퓨즈개방영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 퓨즈 및 그 제조 방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 퓨즈 및 그 제조 방법에 관한 것이다.

반도체 소자에서 리페어(Repair) 작업은 공정 진행 중에 메모리 셀 내부에 발생된 결함에 의하여 단위셀이 정상적으로 동작하지 않을 경우, 예비로 준비된 회로를 가동하여 작동하지 않는 단위셀의 기능을 대체하는 작업을 말한다. 보통 인라인(In-Line) 상에서 발생하는 파티클(particle)에 의한 배선간의 전기적인 단락의 경우는 100% 원인을 제거하기는 매우 어렵기 때문에 이러한 리페어작업은 필수적이며, 웨이퍼내의 수율에 직접적인 영향을 주게 된다.

리페어 방식은 과전류로 퓨즈를 녹여 절단하는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워버리는 방식, 레이저 빔으로 접합부를 단락시키는 방식 등이 있으며, 이 방법들 중에서 레이저를 이용하여 퓨즈를 절단하는 방식이 단순하면서도 확실하고 레이아웃도 용이하여 자주 사용되고 있다.

위와 같이, 반도체 소자 제조시 불량 셀의 리페어 또는 전기적 특성 개선을 위하여 사용되는 퓨즈(Fuse)의 경우, 칩크기 축소 및 제조 원가 절감을 위하여 디자인룰을 축소하는 경향과 달리 퓨즈는 디자인룰 축소가 거의 없거나 일부에 국한되고 있다. 이러한 원인은 일반적인 퓨즈 리페어 방법이 레이저를 이용하여 퓨즈의 일부를 블로잉(Blowing)하는 방법을 사용하기 때문에 일정 수준 이상의 퓨즈 오픈 영역을 필요로 하고, 이때 레이저 리페어 포인트 범위보다 크게 블로잉 영역이 형성되며, 퓨즈 오픈영역에 인접한 배선층은 퓨즈 오픈영역으로부터 일정 수준 이상 공간을 확보해야 신뢰성 테스트에서 흡습에 의한 배선층 부식 등의 불량발생을 억제할 수 있기 때문이다.

도 1은 종래기술에 따른 반도체 소자의 퓨즈를 나타낸 평면도이고, 도 2a는 도 1에 도시된 퓨즈의 단면도를 나타낸 도면이다.

이하, 도 2a를 참조하여 종래기술에 따른 퓨즈의 제조방법을 설명한다. 또한 도 1은 도 2a의 퓨즈를 나타낸 평면도이고, 도면부호도 같이 표기되어 있으므로 도 2a의 설명으로 그 설명을 생략한다.

먼저 반도체 기판(11) 상에 제1층간절연막(12)을 형성하고, 제1 층간절연막(12) 상부에 이후 콘택 공정시에 블록킹 역할을 하는 콘택블록킹층(13)을 형성한 후 제2층간절연막(14)을 형성한다. 여기서, 콘택블록킹층(13)은 이후 공정에서 퓨즈를 뚫고 형성되는 콘택플러그의 멈춤막으로 사용되며, 여기서는 비트라인으로 사용된 도전성막을 패터닝하여 형성한다.

다음으로, 퓨즈(15)를 제2층간절연막(14) 상부에 형성하고, 퓨즈(15) 상부에 제3층간절연막(16)을 형성한다. 이때, 퓨즈(15)는 새로운 도전층을 형성하는 것이 아니고 반도체 소자에 사용되는 도전층, 예컨대 비트라인(bit line), 워드라인(word line) 또는 플레이트(plate)를 형성할 때에 함께 형성되는 도전층이다. 이하, 퓨즈(15)는 플레이트로 사용한 도전층을 이용하여 형성한 경우이다.

이어서, 제3층간절연막(16)을 식각하여 퓨즈(15)를 관통하여 콘택블록킹층(19a)에서 식각이 멈추는 콘택홀을 형성한 후, 이 콘택홀에 콘택플러그(19a)를 매립시킨다. 여기서, 콘택플러그(19a) 형성시, 퓨즈(15)가 비트라인 또는 워드라인으로 사용한 도전층으로 형성한 경우에는 콘택플러그(19a)가 퓨즈(15)를 관통하지 않는다. 따라서, 콘택블록킹층(13)은 퓨즈(15)가 플레이트로 형성한 경우에만 형성된다.

다음으로, 콘택플러그(19a) 상에 제1배선층(17)을 형성하고, 제1배선층(17) 상부에 제4층간절연막(18)을 형성한다.

다음으로, 제4층간절연막(18)을 선택적으로 한번에 식각하여 제1배선층(17)을 노출시키는 비아홀을 형성하고, 이 비아홀을 도전성 물질로 매립하여 비아콘택(19b)을 형성한다.

이어서, 제3배선층(20)을 비아콘택(19b)와 연결되도록 형성하고, 제3배선층(20) 상부에 제5층간절연막(21)과 보호막(22)을 차례로 형성한다. 여기서, 보호막(22)은 산화막이나 질화막으로 형성한다.

다음으로, 퓨즈(15) 상부에서 제3층간절연막(16)이 일정정도의 두께가 남도록 보호막(22), 제5층간절연막(21), 제4층간절연막(18) 및 제3층간절연막(16)을 식각하여 퓨즈개방영역(23)을 형성한다. 이상의 공정을 '퓨즈 리페어 식각 공정'이라고 한다.

도 2b는 퓨즈개방영역(23)에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면이다.

도 2b를 참조하면, 퓨즈(15)에 대해 레이저를 이용하여 리페어하는 경우 제3층간절연막(16), 퓨즈(15) 및 소정 두께의 제2층간절연막(14)이 블로잉(24)되어 제거된다.

레이저리페어 작업과정을 설명하면, 도 1에 도시된 바와 같이, 레이저 리페어 포인트가 'P1'이라고 할 때, 실제로 레이저 리페어후 블로잉되는 부분은 'P2'가 된다.

그러나, 종래기술은 레이저 리페어시 오정렬('MA'), 즉 레이저 리페어 포인트가 'P11'으로 이동하는 경우 실제 블로잉되는 부분도 'P22'로 이동할 것이며, 이에 따라 퓨즈개방영역(23)과 제1,2배선(17, 20) 사이에 공간 마진(S)이 필요하고, 퓨즈 리페어 식각시 CD 및 오버랩마진(도 2b의 'OM')을 확보해야만 하는 문제가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 인접한 배선층과의 공간을 일정 수준 이상 확보해야 하는 것으로 인해 초래되는 퓨즈 크기 축소의 어려움을 해결할 수 있는 퓨즈를 구비한 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판 상부에 형성된 퓨즈, 상기 퓨즈 상부에 상기 퓨즈가 리페어될 부분을 개방시킨 메인 퓨즈 개방영역과 상기 메인퓨즈개방영역에 비해 상대적으로 크기가 큰 서브 퓨즈개방영역을 갖고 형성된 층간절연막, 상기 서브 퓨즈 개방영역의 측벽에 형성된 블로잉확장방지 장벽, 상기 퓨즈와 연결되는 상기 층간절연막 상의 배선, 및 상기 배선을 포함한 전면을 덮으면서 상기 서브 퓨즈 개방영역의 측벽을 덮어 상기 메인 퓨즈개방영역을 오픈시키는 보호막을 포함하는 것을 특징으로 하며, 상기 서브 퓨즈 개방영역은 그 표면이 요철 형태인 것을 특징으로 한다.

그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 퓨즈를 형성하는 단계, 상기 퓨즈 상부에 제1층간절연막을 사이에 두고 상기 퓨즈와 연결되는 제1배선층을 형성하는 단계, 상기 제1배선층 상부에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 식각하여 상기 제1배선층의 표면을 노출시키는 비아홀을 형성함과 동시에 상기 퓨즈가 리페어될 부분에 서브 퓨즈개방영역을 형성하는 단계, 상기 비아홀에 매립되는 비아콘택을 형성함과 동시에 상기 서브 퓨즈개방영역의 측벽에 블로잉확장방지 장벽을 형성하는 단계, 상기 비아콘택을 통해 상기 제1배선층과 연결되는 제2배선층을 형성하는 단계, 상기 제2배선층을 포함한 전면에 보호막을 형성하는 단계, 및 상기 퓨즈 상부에서 상기 제1층간절연막이 일정 두께로 잔류하도록 상기 보호막과 제1,2층간절연막을 선택적으로 식각하여 메인 퓨즈개방영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 퓨즈의 구조를 도시한 단면도이다.

도 3에 도시된 바와 같이, 반도체 기판(31), 반도체 기판(31) 상부에 형성된 퓨즈(35), 퓨즈(35) 상부에 퓨즈(35)가 리페어될 부분을 개방시킨 메인 퓨즈 개방영역(45)과 메인퓨즈개방영역(45)에 비해 상대적으로 크기가 큰 서브 퓨즈개방영역(40)을 갖고 형성된 다층의 절연막(36, 38, 43), 서브 퓨즈 개방영역(40)의 측벽에 형성된 블로잉확장방지 장벽(41b), 퓨즈(35)의 양끝단에 연결된 콘택플러그(39a)와 제1배선층(37), 제1배선층(37)과 비아콘콘택(41a)을 통해 연결된 절연막 상의 제2배선(42), 및 제2배선(42)을 포함한 전면을 덮으면서 서브 퓨즈 개방영역(40)의 측벽을 덮어 메인 퓨즈개방영역(45)을 오픈시키는 보호막(44a)을 포함한다.

도 3에서, 다층의 절연막(36, 38, 43)은 퓨즈(35) 상부를 덮는 제3층간절연막(36), 제4층간절연막(38), 그리고 제5층간절연막(43)으로 구성된다. 여기서, 제3층간절연막(36)과 제4층간절연막(38) 사이에는 제1배선(37)이 형성되어 있다.

그리고, 퓨즈(35) 아래에는 반도체기판(31) 상의 제1층간절연막(32), 제1층간절연막(32) 상의 콘택블록킹층(33), 콘택블록킹층(33) 상의 제2층간절연막(34)이 형성되어 있다.

도 3에 도시된 퓨즈 구조에서 블로잉확장방지 장벽(41b)은 비아콘택(41a)과 동일한 물질로서 측벽형태로 잔류하는 보호막(44a)과 더불어 레이저리페어 공정에서 발생하는 블로잉 영역(46)의 확장을 방지할 수 있다.

도 4a 내지 도 4e는 본 발명의 실시예에 따른 퓨즈의 제조 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 반도체 기판(31) 상에 제1층간절연막(32)을 형성하고, 제1층간절연막(32) 상부에 이후 콘택 공정시에 블록킹 역할을 하는 콘택블록킹층(33)을 형성한 후 제2층간절연막(34)을 형성한다. 여기서, 콘택블록킹층(33)은 이후 공정에서 퓨즈를 뚫고 형성되는 콘택플러그의 멈춤막으로 사용되며, 여기서는 비트라인으로 사용된 도전성막을 패터닝하여 형성한다.

다음으로, 퓨즈(35)를 제2층간절연막(34) 상부에 형성하고, 퓨즈(35) 상부에 제3층간절연막(36)을 형성한다. 이때, 퓨즈(35)는 새로운 도전층을 형성하는 것이 아니고 반도체 소자에 사용되는 도전층, 예컨대 비트라인, 워드라인 또는 플레이트를 형성할 때에 함께 형성되는 도전층이다. 이하, 퓨즈(35)는 플레이트로 형성한 경우라 가정하며, 따라서, 콘택블록킹층(33)이 필요하다.

이어서, 제3층간절연막(36)을 식각하고 연속해서 퓨즈를 관통하도록 식각하되, 콘택블록킹층에서 식각이 멈추도록 식각하여 콘택홀을 형성하고, 이 콘택홀에 콘택플러그(39a)를 매립시킨다.

다음으로, 제3층간절연막(36) 상부에 콘택플러그(39a)와 연결되는 제1배선층(37)을 형성하고, 제1배선층(37) 상부에 제4층간절연막(38)을 형성한다.

다음으로, 제4층간절연막(38)을 선택적으로 식각하여 제1배선층(37) 표면을 노출시키는 비아홀(39)을 형성한다.

이러한 비아홀(39) 형성시 퓨즈가 리페어될 부분에 서브 퓨즈개방영역(40)을 동시에 형성해준다. 여기서, 서브 퓨즈개방영역(40)은 비아홀(39) 식각시 동시에 형성되며, 그 형태는 평면상으로 요철 구조를 갖는다. 또한, 서브 퓨즈개방영역(40)은 후속 공정에서 형성되는 메인 퓨즈개방영역에 비해 상대적으로 크기가 작다.

도 4b에 도시된 바와 같이, 비아홀(39)을 충분히 채울때까지 전면에 비아콘택용 도전막(41)을 증착한다. 이때, 비아콘택용 도전막(41)은 텅스텐과 같은 금속막으로 형성한다.

도 4c에 도시된 바와 같이, 비아콘택용 도전막(41)을 에치백하여 비아홀(39)을 매립시키는 비아콘택(41a)을 형성한다. 이때, 비아콘택(41a)은 제1배선층(37)과 다른 배선을 서로 연결시키기 위하여 형성되는 것이다.

상기한 비아콘택(41a) 형성을 위한 에치백 공정시 비아콘택용 도전막(41)의 일부는 서브 퓨즈개방영역(40)에 측벽(41b)으로 잔류한다. 이때, 측벽(41b)는 후속 레이저리페어 공정시 블로잉영역의 확장을 방지하는 역할을 한다. 이하, 측벽을 '블로잉확장방지 장벽(41b)'이라고 약칭한다.

도 4d에 도시된 바와 같이, 비아콘택(41a) 및 블로잉확장방지 장벽(41b) 상에 배선용 도전막을 증착한 후 패터닝하여 비아콘택(41a)을 통해 제1배선층(37)과 연결되는 제2배선층(42)을 형성한다.

다음으로, 제2배선층(42) 상부에 제5층간절연막(43)을 형성한 후, 제5층간절연막(43) 상에 보호막(44)을 형성한다.

이때, 보호막(44)은 메인 퓨즈개방영역의 측벽에 보호막을 측벽형태로 형성하기 위하여 단차피복성이 50% 보다 작은 증착방법을 이용하여 형성한다. 즉, 서브 퓨즈개방영역(40)을 완전히 채우는 형태로 보호막(44)을 형성하는 것이 아니라, 서브 퓨즈개방영역(40)의 프로파일을 따라 덮이는 형태로 보호막(44)을 형성한다.

도 4e에 도시된 바와 같이, 퓨즈(35)에서 리페어될 부분에 형성된 보호막(44), 제5층간절연막(43), 제4층간절연막(39) 및 제3층간절연막(36)을 식각하여 메인 퓨즈개방영역(45)을 형성하되, 퓨즈(35) 상부에 소정 두께의 제3층간절연막(36)을 잔류시킨다. 이상의 공정을 '퓨즈 리페어 식각 공정'이라고 한다.

위와 같이, 퓨즈 리페어 식각 공정후에 보호막(44a)을 측벽 형태로 잔류시키므로써 후속 레이저리페어 공정에서 발생하는 블로잉 영역(46)의 확장을 방지할 수 있다. 이처럼 블로잉 영역(46)의 확장을 방지하면 메인 퓨즈개방영역(45)과 각 배선간 공간마진을 축소 가능하고, 이로써 퓨즈의 크기를 줄일 수 있다.

도 5는 도 4e의 메인 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면이고, 도 6은 도 5에 따른 평면도를 도시한 도면이다.

도 5를 참조하면, 퓨즈(35)에 대해 레이저를 이용하여 리페어하는 경우 제3층간절연막(36), 퓨즈(35) 및 소정 두께의 제2층간절연막(34)이 블로잉되어 제거됨에 따라 블로잉영역(46)이 형성된다.

레이저리페어 작업과정을 도 6을 참조하여 설명하면, 레이저 리페어 포인트가 'P100'이라고 할 때, 실제로 레이저 리페어후 블로잉되는 부분은 'P200'가 된다.

만약, 레이저 리페어시 오정렬('MA'), 즉 레이저 리페어 포인트가 'P101'으로 이동하는 경우 실제 블로잉되는 부분도 'P201'로 이동할 것이나, 블로잉확장방지 장벽(41b)에 의해 실제로 블로잉되는 부분인 'P201'의 확장을 방지한다.

따라서, 퓨즈개방영역(45)과 제1,2배선(37, 40) 사이에 공간 마진(S)을 축소가능하고, 퓨즈 리페어 식각시 CD 및 오버랩마진(도 5의 'OM')을 확보하지 않아도 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 보호막을 측벽 형태로 잔류시켜 블로잉의 확장을 방지하므로써 배선과 퓨즈오픈영역간 공간마진을 확대하여 퓨즈 크기를 축소할 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 소자의 퓨즈를 나타낸 평면도,

도 2a는 도 1에 도시된 퓨즈의 단면도를 나타낸 도면,

도 2b는 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면,

도 3은 본 발명의 실시예에 따른 반도체소자의 퓨즈를 나타낸 평면도,

도 4a 내지 도 4e는 도 3에 도시된 퓨즈의 제조 방법을 나타낸 공정 단면도,

도 5는 도 4e의 메인 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면,

도 6은 도 5에 따른 평면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 제1층간절연막

33 : 콘택블록킹층 34 : 제2층간절연막

35 : 퓨즈 36 : 제3층간절연막

37 : 제1배선 38 : 제4층간절연막

39 : 콘택홀 40 : 서브 퓨즈 개방영역

41a : 콘택플러그 41b : 블로잉확장방지 장벽

42 : 제2배선 43 : 제5층간절연막

44, 44a : 보호막

Claims

반도체 기판 상부에 퓨즈를 형성하는 단계;

상기 퓨즈 상부에 제1층간절연막을 사이에 두고 상기 퓨즈와 연결되는 제1배선층을 형성하는 단계;

상기 제1배선층 상부에 제2층간절연막을 형성하는 단계;

상기 제2층간절연막을 식각하여 상기 제1배선층의 표면을 노출시키는 비아홀을 형성함과 동시에 상기 퓨즈가 리페어될 부분에 서브 퓨즈개방영역을 형성하는 단계;

상기 비아홀에 매립되는 비아콘택을 형성함과 동시에 상기 서브 퓨즈개방영역의 측벽에 블로잉확장방지 장벽을 형성하는 단계;

상기 비아콘택을 통해 상기 제1배선층과 연결되는 제2배선층을 형성하는 단계;

상기 제2배선층을 포함한 전면에 보호막을 형성하는 단계; 및

상기 퓨즈 상부에서 상기 제1층간절연막이 일정 두께로 잔류하도록 상기 보호막과 제1,2층간절연막을 선택적으로 식각하여 메인 퓨즈개방영역을 형성하는 단계

를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 서브 퓨즈개방영역은,

평면상으로 요철 형태를 갖는 개방영역의 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 서브퓨즈개방영역은, 상기 메인퓨즈개방영역에 비해 상대적으로 개방영역의 크기가 작은 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 보호막은,

상기 서브 퓨즈개방영역의 프로파일을 따라 덮이는 형태로 형성하되, 상기 는 메인퓨즈개방영역 형성시 측벽 형태로 잔류하도록 단차피복성을 조절하는 것을 특징으로 하는 반도체소자의 제조 방법.
반도체 기판;

상기 반도체 기판 상부에 형성된 퓨즈;

상기 퓨즈 상부에 상기 퓨즈가 리페어될 부분을 개방시킨 메인 퓨즈 개방영역과 상기 메인퓨즈개방영역에 비해 상대적으로 크기가 큰 서브 퓨즈개방영역을 갖고 형성된 층간절연막;

상기 서브 퓨즈 개방영역의 측벽에 형성된 블로잉확장방지 장벽;

상기 퓨즈와 연결되는 상기 층간절연막 상의 배선; 및

상기 배선을 포함한 전면을 덮으면서 상기 서브 퓨즈 개방영역의 측벽을 덮어 상기 메인 퓨즈개방영역을 오픈시키는 보호막

을 포함하는 반도체 소자.
제5항에 있어서,

상기 블로잉확장방지 장벽은,

상기 콘택플러그와 동일한 물질인 것을 특징으로 하는 반도체소자.
제5항에 있어서,

상기 서브 퓨즈개방영역은,

그 표면이 요철 형태인 것을 특징으로 하는 반도체 소자.