TW301040B - A reconfigurable array of test structures and method for testing an array of test structures - Google Patents

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TW301040B TW085106235A TW85106235A TW301040B TW 301040 B TW301040 B TW 301040B TW 085106235 A TW085106235 A TW 085106235A TW 85106235 A TW85106235 A TW 85106235A TW 301040 B TW301040 B TW 301040B
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    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

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Description

Μ B7
S〇l〇4Q 五、發明説明(!) 發明頜城 本發明關於一種採用測試結構的可重組陣列之一用以 測試測試結構的測試結構之可重組陣列及方法。 發明背畏 在半導體製造中,半導體元件一般並非單獨地構建, 而是以大量,通常極大量地製造。例如,在製造一半導體 元件中,將有數百個或更多的元件同被備製於一單一基體 上。此基體或薄片隨後將被模切以得到單獨之半導體元件 。在半導體元件的個別步驟組中,最好對於半導體元件的 部份組裝或完全組裝的部份作有時多於—次的測試,以監 視製造程序以及辨識不良元件。 再者,在半導體元件製造中,爲降低製造成本,存在 有極大的經濟因素考量。如此,必需儘可能地將可被組合 於一特定基體上的半導體元件之數量極大化。不幸的是, 上述的要求使得將用以進行對半導體元件之參數測試結構 的空間更加難以被安排;該空間將實質的基本面積佔去相 當大的量,且其在執行測試測量後便不再具有其它目的。 這些參數測試結構代表半導體元件的未利用或、死〃空間 ,而該空間若在適當的利用之下將可提供諸如記憶體晶片 ,P A L及C PU等之額外半導體元件,或是在矽晶圓上 的模製佈局的最佳化。 傳統的參數測試結構非常小,但經其與道些結構接觸 的測試設備之探測墊必需相當大以容許測試設備的不精確 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
J ,11 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明(2 ) 排列或微小誤排,並確保滿意的電接觸。所以,傳統的測 試設備之製造導致大量的基體面稹無法運用於一半導體元 件上且在製造過程後無法發揮任何功能。 爲了利用這些浪費的基體區域,各種不同的方式被嘗 試以求增加可利用的基體的面積。這些方法包括減少探測 墊的面積,將測試設備結構置於簿模的界線之外,及設置 僅用於測試目的之鑄模的部份。這些方法揭示於Matsushita 等 的美國 專利第 4 , 0 1 4 , 0 3 7 中 ,以及 T s u d a 的 美國專第4 ,0 4 1 ,3 9 9號,Matsushita等的美國專 利第4 ,〇 6 3 ,2 7 5號;0 h u c h 1等的美國專利第 (請先閱讀背面之注意事項再填寫本頁) 3 0 2 1 7 6 1 9 8 3 0 2 7 7 1 0 6 8 經濟部中央標準局員工消費合作社印聚 3 3 3 3 4 3 4 5 5 7 6 3號 3 7 2號 2 8 3號 7 6 3號 0 0 9號 6 9 7號 8 1 9號 0 2 8號 2 1 3號 5 5 5號 6 5 2號 4 5 6號 5 2 4號
Matsushi ta等的美國專利第 C丨a s s等的美國專利第 0 h u c h 1等的美國專利第 U e k 1的美國專利第 N 〇 d a等的美國專利第 Matsushita等的美國專利第 H u r w i 11等的美國專利第 Miyazawa等的美國專利第 S u g 1 y a m a等的美國專利第 T o s t e r等的美國專利第 Iwanage等的美國專利第 H e v e d 1等的美國專利第 以及S u z u k !等的美國專利第 0 3 0號。不幸的,這些方法充其量僅達成 本紙張尺度適财國ϋ家縣(CNS ) M規格(21Qx297公着) 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明(3 ) 基體的利用面積的小量增加。所以,仍希望獲得一種半導 體元件製造方法,其可導致半導體基體的利用面積的顯著 增力口。 發明概要 因此,本發明的一目的爲提供—種用以測試半導體元 件的新型測試結構的可重組陣列。 本發明的另一目的爲提供一種利用一測試結構之可重 組陣列以測試一半導體元件的一部份的方法。 本發明的又另一目的爲將可被組合於基體的一特定區 域上的半導體元件的數量極大化。 本發明的另一目的爲提供一用以將來自測試結構的測 試資訊極大化,同時將由修飾來自參數測試結構的測試資 訊的區域所佔用的模造面積極小化。 上述這些目的可藉由半導體元件的測試部份的測試結 構之一可重組陣列而達成,其一測試包含多數個探測墊, 其包含一第一探測墊及剩餘的探測墊,剩餘之探測墊中之 至少一個爲一共同接線:除該共同接線之外每一該多數探 測墊被接附以兩個導體:每一該兩個導體中被連接以一測 試結構,其一第一端被連接至該連接而測試結構的一第二 端被連接至該共同接線,除了該第一探測墊外,對該第一 探測墊而言:僅一測試結構被連接於兩導體的第一導體中 且一可熔連結體被連接於至該共同接線的兩導體的第二導 體中:其中該兩導體的每一者包含一與該測試結構串聯的 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ 297公釐) (請先聞讀背面之注意事項再填寫本頁)
T B7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 ) 一可熔連結。在本發明的另一實施例中,一微探測墊被設 置於將可熔連結及測試結構串連的一導電路徑上。 上述目的亦可藉由用以測試一半導體元件的測試結構 的可重組陣列而達成,其一實施例包含多數個探測墊,多 數探測墊中之至少一個爲一共同接線:除該共同接線之外 的每一該多數探測墊被接附兩導體:其中該兩導體被連接 以一測試結構,該測試結構的一第一端被連接至該導體而 該測試結構的第二端連接至該共同接線,其中該兩導體的 每一個中之一包含一與該測試結構串聯的—可熔連結。在 本發明的另一實施例中,一微探測墊被設置於與可熔連結 及測試結構的導通路徑上。 這些目的亦可藉由測試一半導體元件的部份之方法而 達成,其一實施例包含以下之步驟將多數個測試結構組合 於測試結構的一可重組陣列中,測試結構的該可重組陣列 包含;多數個探測墊,該探測墊的至少一個爲一共同接線 :除了該共同接線之外的每一該多數探測墊被接以兩導體 ,在每該兩導體中被連接以該多數測試結構中之一,其中 該兩導體的每一個中之一包含一與該測試結構串聯的可熔 連結;達成每一該多數個探測墊及該共同接線間的第一組 測量,將與該測試結構串聯的可熔連結打斷或分中斷;達 成介於每一該多數探測墊及該共同接線間的第二組測量: 以及將第一組測量與第二組測量共乘起來以得到每一測試 結構的個別參數測量。在本發明的另一實施例中,一微探 測墊被設置於與可熔連結及測試結構串聯的導通路徑上。 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨Ο X 297公釐) nn ^^^^1 1J am Bn—· ^^^^1 ^—#1 mi J^ 、T (請先閱讀背面之注意事項再填寫本頁)、 A7 B7 ^〇1〇4〇 五、發明説明(5 ) ---------_ .衣-- (請先閲讀背面之注意事項再填寫本頁) m些目的亦可藉由測試一半導體元件的部份之方法而 達成,其一實施例包含以下之步驟;將多數測試結構一合 爲—測試結構的一可重組陣列,該測試結構的可重組陣列 包含:多數探測墊,包含一第一探測墊及剩餘的探測墊, 除了該共同接線外,每一該多數探測墊被附接以兩導體, 其中該兩導體被連接以該多數測試結構中之一,該測試結 構的一第一端被連接至該導體而該測試結構的一第二端被 連接至該共同接線,除該第一探測墊外,對該第一探測墊 而言僅一測試結構被連接於兩導體中之第一導體上而一可 熔連結被連接於連接至該共同接線的雨導體中之第二導體 上:其中該兩導體的每一者之一包含一與該測試結構串聯 的可熔連結;達成介於每一該多數探測墊及該共同接線間 的第二組測量:以及將第—組測量與第二組測量聯立起來 以得到每一測試結構的個別參數測量。在本發明的另一實 施例中,一微探測墊被設置於與可熔連結及測試結構串聯 的導通路徑上。 經濟部中央標準局員工消費合作社印製 較佳實施例之詳細敘沭 本發明提供一種用以將參測試的探測墊的數目及面積 減去幾乎一半同時維持相同之所測試之測試結構的數目的 方法。此等於將由一特定數目之探測墊而測試之結構的數 目加倍。此方法係關於2節點測試結構,其可例如採用電 阻或電導作爲受測參數,如接觸連,電阻及其它2節點測 試結構。 本紙張尺度適用中國國家標準(CNS )八4規格(210X297公着〉 經濟部中央標隼局員工消費合作杜印製 A7 B7 五、發明説明(6 ) 本發明的一特點爲藉由一第一組測試結構對一組測試 結構作初始測試以得到一第一組量測然後將該測試結構重 新組合以在完成第一組量測後獲得一第二組量測。此測試 結構的重組類似於電腦鍵盤上的> A L T #鍵。 例如,在重組後由探測墊所執行的第二參數量測將修 飾與在第一數探測墊中所提供的賫訊不同的資料,由於測 試結構的陣列在兩組量測之間的時段中已被重組。 在本發明的一實施例中,測試結構的陣列可藉由以熔 於連接測試結構而被重組,由測試結構而得到一第一組量 測;中斷,或^破壞〃該熔線;獲得一第二組量測:將兩 組量測互連以取得每一測試結構的個別參數値。 在以上所討論的實施例中,其中測試結構被藉由熔線 而連接,該熔線可爲任何適於中斷電流的元件,例如金屬 熔線或多晶矽熔線,以及其它者,且相同的技術亦被用作 模鑄修護中的冗餘電路中的佈線,亦即,雷射修護設備的 冗餘線路中的熔線'^破壞# ,一旦在測試結構的陣列的熔 線被切斷,某些測試結構將被切斷且不會影響第二組量測 ,容許關於所有測試結構的資訊的抽取。 若多晶矽熔線的電阻對量測的精確性發生影響,則可 使用金屬熔線,亦即,一自探測墊接至測試結構的一金屬 導體,該導體具有一較窄之截面,容許其當作一可熔毀之 熔線。當然,欲熔毀金屬熔線,雷射光束必需被適當地調 整。 其原理可簡地表示爲:若有兩個傳統方式連接一測試 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐> (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 ύυ^〇4〇 Α7 ___Β7__ 五、發明説明(7 ) 結構的之探測墊(例如,圖1所示的薄膜電晶體或接觸鏈 )’兩測試結構可被平行連接,而平行連接中之一包含— 熔線或可熔連結,如圖2所示。 例如,在圖2中,兩電阻具有電阻有Ri及r2。第一 組量測提供合併之電阻R c。m b,其等於 R 1 · R 2 R comb — _~~ ( 1 ) (Ri+R2) 此第一量測接著被修改,或許藉由暫時地利用執行該 測試的軟體程式儲存在記憶暫存器中之値。 在第一量測之後,熔線被熔毀,如此將電阻値R 2自 電路的經量測之電阻移去。執行於此時的一第二電阻量測 修飾單獨反映R 1値的電阻値。 將方程式(1 )相對於R 2作重新整理,
Rcomb· Rl (R 1+ R comb) 其顯示在未經單獨R 2之直接量測及未犧牲經量測之値的 精確度之下,所量測之R。。^及R :之値容許決定R 3之値 。使用於方程式(2 )中計算可被當作一由執行該測試的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 10 B7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(8 ) 量測常式軟體程式所執行的常式程式操作。 本發明的特點進一步由圖3及圖4說明,其中顯示測 試結構的實際佈局,爲簡化說明,僅8個探測墊被指出, 其中之一當成共同接線,COM。 在一將被模切的一半導體元件上的測試結構之一傳統 設計如圖3所示。在此設定中,具有一共通探測墊,7個 測試結構可被測試-探測墊1量測測試結構a之參數,探 測墊2量測測試結構b之參數,探測墊3量測測試結構c 之參數,探測塾4量測測試結構d之參數,探測塾5量測 測試結構e之參數,探測墊6量測測試結構f之參數,而 探測塾7量測測試結構g之參數。如此,藉由一測試結構 的傳統設計,8個探測墊容許7個量測測試結構的2 —節 點量測。 圖4說明本發明的一實施例。此處,探測墊1量測測 試結構a的參數,而探測墊2量測測試結構b及c的參數 ,探測室;3量測測試結構d及e的參數,探測塾4連接測 試結構f及g的參數’探測墊5量測測試結構h及丨的參 數,探測墊6量測測試結構j及k的參數,而探測塾7量 測測試結構ί及m的參數。此處,與傳統設置於—測試結 構中之設計相反的,8個探測墊容許1 3個測試結構的2 節點量測。(或者換言之,若僅7個測試結構被量測,則 其可僅利用4個探測墊即可完成,如此,更充份利用基體 區域)。 由以上的比較可知,本發明的測試結構的可重組陣列 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填转本頁) 、-° 11 A7 ____B7 五、發明説明(9 ) 幾乎可容許以一特定數量之探測墊達成兩倍數量的經測試 的測試結構 應注意到探測墊1爲獨特的:在第一組量測之前,其 被可熔連結或熔線F1所短路,當成一、信號〃,容許執 行測試的軟體程式決定那一組量測被執行而據以處理其結 果。在圇4中所示的範例中,若所置測到的介於探測墊1 及C Ο Μ間的電阻値爲零,則量測在熔線F 1 ,F 2 , F3,F4 ,F5,F6及F7已被熔毀前對應至第一組 量測。或者,若所量測到的介於探測墊I及C Ο Μ間的電 阻値大於零,則;亦即在熔線F 1 ,F 2,F 3,F 4 , F 5 ,F 6及F 7已被熔毀後對應至第二組量測。 在本發明的一較佳實施例中,測試結構a應具有相對 較高的電阻,R >> 〇 ,以便提供一較可靠的介於各組量 測間之差異。例如,可採用一多晶矽電阻。 經濟部中央標準局員工消費合作社印製 11 n^i —^ϋ. Jm ^ n 1^1 ^ (請先閲讀背面之注意事項再填寫本頁)· . 亦應注意到,若欲如上所述,一小探測墊(僅用於微 探之用)可被用於一個或更多的測試結構,與例如圖5中 的微探測墊2 >及3 >的測試結構及可熔連結串聯的微探 測墊。如此,即使將熔線F 2及F 3熔毀或中斷後,測試 半導體元件6仍可被接通及量測於探測墊2及微探測墊 2 >之間,且半導體元件E仍可被接通及量測於探測墊3 及微探測墊3 >之間。如此容許測試結果在需要的情況下 之重新確認,例如,在顧客退回晶片的錯誤分析的情況下 ,外加之小型微探測墊2 >及3 > —般可爲與用於電路除 錯中之小探測墊相同之類型者。如此,小探測墊將不會較 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) ~ -12 - A7 B7 五、發明説明(10 ) 鋁跨接線爲宽達例如3至4倍。此種探測墊在不顯著降低 可被組裝於一特定面積之基體上的測試之數量下被以極大 之數量(例如數十個)使用於現代晶片中。 在典型的半導體元件的製造中,用以連接2節點測試 結構的探測墊之數量輕地超過5 0。所以,可預期到本發 明可在基體的空間利用上獲得顯著的增加以及在自一特定 基體面稹上取得的資訊量上獲得顯著的增加。 雖然本發明需要一特定參數的兩個量測,此測試可經 常與測試半導體元件本身之功能合併,其通常至少被作兩 次。再者,並不預期半導體元件製造所需的時間會因第二 組量測而大幅增加。再者,雷射可被程式以僅將連接至參 數量測所選擇之元件的那些熔線熔毀。 經濟部中央標準局員工消費合作杜印製 ---------1 '衣-- (請先閱讀背面之注意事項再填寫本頁) 在本發明的另一實施例中,熔線隨測試結構而變換, 使探測墊首先被連接至熔線:然後,接著連接至小微探測 墊;然後,接著被連接至測試結構。測試結構的另一節點 被直接連接至共同墊,C 0M。此一設計導致更方便的微 探,因爲僅一共同墊仍會被用,例如,共同墊COM及探 測墊2 >被採用以重設測試結構b。 由以上的揭示可對本發明作各種改變及修正。因此應 了解到,除以上所敘述者本發明可被在所附的申請專利範 圍之定義下被另行實施。 圖式之詳細敘述 圖1爲描述習知技術中之多探測墊的傳統設計之圖; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' -13 - 301040 A7 B7 五、發明説明(η ) 圖2描述用以排列多探測墊的本發明的實施例 的 ; 構 構結 結試 試測 測的 統測 傳量 的數 測參 量一 數供 參提 示述 顯描 3 4 及 圖圖 ., 例 施 實 的 明 發 本 的 構 結 試 測 的 測 量 數 參 1 供 提 述 描。 5 例 圖施 實 另 的 明 發 本 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 14

Claims (1)

  1. A8 B8 C8 D8 々、申請專利範圍 1 . 一種用於一半導體元件的測試部份的測試結構之 可重組陣列,包含: 多數個探測墊,包含一第一探測墊及一其餘的探測墊 ,其餘的探測墊中之至少一個爲一共同接線; 除了該共同接線外該多數個探測墊被接附之兩個導體 在每一該兩導體上被連接以一測試結構,該測試結構 的一第一端被連接至該導體而該測試結構的一第二端被連 接至該共同接線, 除該第一探測墊外,對該第一探測墊而言,僅一測試 結構被連接於兩導體的第一導體中且一可熔連結被連接連 接至該共同接線的兩導體的第二導體中; 其中該兩導體的每一者包含一與該測試結構串聯的一 可熔連結。 2 .如申請專利範圍第1項所述的測試結構之可重組 經濟部中央標準局員工消費合作社印製 陣列,其中該一包含一與該測試結構串聯的可熔連結的導 體另外包含一與該可熔連結及該測試結構串聯的一微探測 墊0 3 .如申請專利範圍第1項所述的測試結構之可重組 陣列,其中該可熔連結包含一熔線。 4 .如申請專利範圍第3項所述的測試結構之可重組 陣列,其中該熔線爲一多晶矽熔線。 5 ·如申請專利範圍第3項所述的測試結構之可重組 陣列,其中該熔線爲一金屬熔線。 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) --------1 笨------訂 (請先閱讀背面之注意事項再填寫本頁)、 . -15 - A8 B8 C8 D8 _ 六、申請專利範圍 6 .如申請專利範圍第1項所述的測試結構之可重組 陣列,其中該可熔連結位於該探測墊及該測試結構之間。 7 .如申請專利範圍第1項所述的測試結構之可重組 陣列,其中該可熔連結位於該測試結構及該共同接線之間 Ο 8 .如申請專利範圍第1項所述的測試結構之可重組 陣列,其中該測試結構爲一電阻。 9 .如申請專利範圍第1項所述的測試結構之可重組 陣列,其中該測試結構爲一薄膜電晶體。 1 0 .如申請專利範圍第1項所述的測試結構之可重 陣列,其中該測試結構爲一接觸鏈。 1 1 .如申請專利範圍第1項所述的測試結構之可重 陣列,其中該測試結構爲一接觸點。 1 2 .如申請專利範圍第1項所述的測試結構之可重 陣列,其中該測試爲一電阻値之測試。 .1 3 . —種用於半導體元件的測試部份的測試結構的 可重組陣列,包 經濟部中央標準局員工消費合作社印製 --------笨------訂 (請先閱讀背面之注意事項再填寫本頁) · 多數個探測墊,該多數個探測墊中之至少一個爲一共 同接線; 除該共同接線外,每一該多數個探測墊被接附以兩個 導體; 在每一該兩導體中被連接以一測試結構,該測試結構 的一第一端被連接至該連接器而該測試結構的一第二端被 連接至該共同接線; 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 Βδ C8 D8 々、申請專利範圍 其中每一該兩導體中之一包含一與該測試結構串聯的 一可熔連結。 1 4 .如申請專利範園第1 3項所述的測試結構之可 重組陣列,其中該包含一與該測試結構串聯的可熔連結的 導體另外包含一與該可熔連結及該測試結構串聯的微探測 墊。 1 5 .如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該可熔連結包含一量測。 1 6 .如申請專利範圍第1 5項所述的測試結構之可 重組陣列,其中該熔線爲一多晶矽熔線。 1 7 .如申請專利範圍第1 5項所述的測試結構之可 重組障列,其中該熔線爲一金屬熔線。 1 8 .如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該可熔連結位於該探測墊及該測試結構之 間° 經濟部中央標準局員工消費合作社印製 ---------5' 木------訂 (請先閱讀背面之注意事項再填寫本貢)’ 1 9 .如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該可熔連結位於該測試結構及該共同接線 之間。 2 0 ·如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該測試結構爲一電阻器。 2 1 .如申請專利範圍第2 0項所述的測試結構之可 重組陣列,其中該測試結構爲一薄膜電晶體。 2 2 ·如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該測試結構爲一接觸鏈。 本紙張尺度逋用中國國家標隼(CNS ) A4規格(210X297公釐) ~ -17 - A8 B8 C8 D8 六、申請專利範園 2 3 .如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該測試結構爲一接觸點。 2 4 .如申請專利範圍第1 3項所述的測試結構之可 重組陣列,其中該測試爲一電阻値之測試。 2 5 . —種用以測試一半導體元件之部份的方法,包 含以下步驟: 組合多數個測試結構於一測試結構的可重組陣列中, 該測試結構的可重組陣列包含: 多數個探測墊,該探測墊的至少一個爲一共同接線; 除了該共同接線外的每一該多數個探測墊被接附以兩個導 體;在每一該兩導體中被連接以該多數個測試結構中之一 ,其中每一該兩導體中之一包含一與該測試結構串聯的一 可熔連結: 達成介於每一該多個探測墊及該共同接線間的一第一 組量測; 將與該測試結構串聯的可熔連結打斷: 經濟部中央標準局員工消費合作社印製 In n n^i ^ nn ^n· ^^^1 ^^^1、一οί (請先閲讀背面之注意事項再填寫本頁). , 達成介於每一該多數個探測墊及該共同接線間的一第 二組量測:及 將該第一組量測與該第二組量測聯立以取得一每一組 測試結構的個別參數量測値。 2 6 .如申請專利範圍第2 5項中所述的方法,其中 該包含一與該測試結構串聯的一可熔連結的一導體另外包 含一與該可熔連結及該測試結構串聯的微探測墊。 2 7_如申請專利範圍第2 5項中所述的方法,其中 本紙張尺度逋用中國國家橾準(CNS ) A4規格(210X297公釐) -18 - 301040 A8 B8 C8 D8 六、申請專利範圍 該該可熔連結包含一熔線。 ^^1 ^^^1 ^^^1 I i I ml ^^^1 m n^i ^^1 m^— 一eJ (請先閱讀背面之注意事項再填寫本頁), · 2 8.如申請專利範圍第2 7項中所述的方法,其中 該熔線爲一多晶矽溶線。 2 9.如申請專利範圍第2 7項中所述的方法,其中 該熔線爲一金屬熔線。 3 0·如申請專利範圍第2 5項中所述的方法,其中 該可熔連結位於該探測墊及該測試間。 3 1 .如申請專利範圍第2 5項中所述的方法,其中 該可熔連結位於該測試結構及該共同接線之間。 3 2 .如申請專利範圍第2 5項中所述的方法,其中 該測試結構爲一電阻。 3 3_如申請專利範圍第3 2項中所述的方法,其中 該測試結構爲一薄膜電晶體。 3 4 .如申請專利範圍第2 5項中所述的方法,其中 該測試結構爲一接觸鏈。 3 5.如申請專利範圍第2 5項中所述的方法,其中 該測試結構爲一接觸點。 經濟部中央標準局員工消費合作社印製 3 6 .如申請專利範圍第2 5項中所述的方法,其中 該個別參數量測爲一電阻。 3 7.如申請專利範圍第2 5項中所述的方法,其中 該測試爲一電阻値之測試。 , 3 8 .如申請專利範圍第2 5項中所述的方法,其中 該個別參數量測量測爲一電導。 3 9 .如申請專利範圍第2 5項中所述的方法,其中 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 '— -19 - A8 B8 C8 D8 __ 六、申請專利範圍 該測試爲二電導値之測試。 4 〇 .如申請專利範圍第2 5項中所述的方法,其中 該測試結構的可重組陣列包含: 多數個探測墊,包含一第一探測墊及其餘的探測墊, 其餘的探測墊中之至少之一爲一共同接線: 除了該共同接線外,每一該多數個探測墊被接附兩連 接; 在每一該兩導體中被連接以該多數測試結構中之一, 該測試結構的一第一端被連接至該導體而該測試結構的一 第二端被連接至該共同接線,除該第一探測墊之外,就該 第一探測墊而言僅一測試結構被連接於該兩導體的第一導 體中且一可熔連結被連接於連接至該共同接線的兩導體的 第二導體中: 其中每一該兩導體中之一包含一與該測試結構串聯的 一可熔連結。 經濟部中央標準局員工消費合作社印製 --------1 裝------訂 (請先閱讀背面之注意事項再填寫本頁) · 4 1 .如申請專利範圍第4 0項中所述的方法,其中 該一包含一與該測試結構串聯的一可熔連結的導體另外包 含一與該可熔連結及該測試結構串聯的一微探測墊。 4 2.如申請專利範圍第4 0項中所述的方法,其中 該可熔連結包含一熔線。 4 3 .如申請專利範圍第4 2項中所述的方法,其中 該熔線爲一多晶矽熔線。 4 4 .如申請專利範圍第4 2項中所述的方法,其中 該熔線爲一金靥熔線。 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X297公着) 一 ~ -20 - 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 4 5.如申請專利範圍第4 〇項中所述的方法,其中 該可熔連結位於該探測墊及該測試間。 4 6 .如申請專利範圍第4 〇項中所述的方法,其中 該可熔連結位於該測試結構及該共同接線之間。 4 7.如申請專利範圍第4 〇項中所述的方法,其中 該測試結構爲一電阻。 4 8.如申請專利範圍第4 7項中所述的方法,其中 該測試結構爲一薄膜電晶體。 4 9.如申請專利範圍第4 〇項中所述的方法,其中 該測試結構爲一接觸鏈。 5 0.如申請專利範圍第4 〇項中所述的方法,其中 該測試結構爲一接觸點。 5 1 .如申請專利範圍第4 〇項中所述的方法,其中 該個別參數量測爲一電阻。 5 2.如申請專利範圍第4 0項中所述的方法,其中 該測試爲一電阻値之測試。 5 3 .如申請專利範圍第4 0項中所述的方法,其中 該個別參數量測量測爲一電導。 5 4 .如申請專利範圍第4 0項中所述的方法,其中 該測試爲二電導値之測試。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 苯· 訂 21
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3483130B2 (ja) * 1999-11-29 2004-01-06 松下電器産業株式会社 集積回路の検査方法
US6603323B1 (en) * 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6844751B2 (en) 2000-09-30 2005-01-18 Texas Instruments Incorporated Multi-state test structures and methods
KR100395880B1 (ko) * 2001-09-11 2003-08-25 삼성전자주식회사 테스트 소자 그룹 구조
US6639859B2 (en) * 2001-10-25 2003-10-28 Hewlett-Packard Development Company, L.P. Test array and method for testing memory arrays
US6784668B1 (en) * 2001-11-07 2004-08-31 Advanced Micro Devices Inc. Electrical conduction array on the bottom side of a tester thermal head
US6806107B1 (en) * 2003-05-08 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse element test structure and method
JP2011014703A (ja) * 2009-07-01 2011-01-20 Renesas Electronics Corp 半導体集積回路装置、及び半導体集積回路装置のテスト方法
ITMI20121059A1 (it) * 2012-06-18 2013-12-19 St Microelectronics Srl Test di continuita' in dispositivi elettronici con piedini a collegamento multiplo
CN103134990B (zh) * 2013-02-20 2015-09-30 上海华力微电子有限公司 一种电阻测试方法
CN106505054B (zh) * 2016-11-30 2018-10-16 上海华力微电子有限公司 一种半导体晶圆的测试结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US5341092A (en) * 1986-09-19 1994-08-23 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US4956602A (en) * 1989-02-14 1990-09-11 Amber Engineering, Inc. Wafer scale testing of redundant integrated circuit dies
DE69219165T2 (de) * 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung

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