JP2000258494A - 半導体集積装置 - Google Patents

半導体集積装置

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Abstract

(57)【要約】 【課題】 ２つの集積回路装置（チップ）の間に異方性
導電膜が介在され、加圧接続される一体化構成の半導体
集積装置において、上のチップの配線パッドと、下のチ
ップの配線パッドとの間の接触抵抗の値を外部から測定
できるようにし、接触信頼性を確実にする。 【解決手段】 上のチップの各周辺に互いに接続された
隣接する２つのモニタ用配線パッドを設け、下のチップ
に上のチップの２つのモニタ用配線パッドと対向する位
置にモニタ用配線パッドを設け、このモニタ用配線パッ
ドをそれぞれ直接に外部端子へ接続して、測定可能とし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路装置と集
積回路装置とを電気的に接続し、一体とした半導体集積
装置に関する。
【０００２】
【従来の技術】１つの集積回路装置に他の集積回路装置
を電気的に接続し、これらを一体として構成した半導体
集積装置が、開発され利用されている。図６は、従来の
そのような一体化構成の半導体集積装置を示す図であ
る。
【０００３】図６において、第１の半導体集積回路装置
６１０には配線パッド６４０が形成され、この配線パッ
ド６４０に突起電極、すなわちバンプ６５０が形成され
ている。第２の半導体集積回路装置６２０には、第１の
半導体集積回路装置６１０の配線パッド６４０に対向す
るように、配線パッド６６０が形成され、この配線パッ
ド６６０に突起電極、すなわちバンプ６７０が形成され
ている。そして、この第１の半導体集積回路装置６１０
と第２の半導体集積回路装置６２０の間に、接着性の樹
脂層とこの樹脂層中に散在された導電粒子から構成され
ている異方性導電膜６３０が配置されている。
【０００４】この異方性導電膜６３０は、第１の半導体
集積回路装置６１０と第２の半導体集積回路装置６２０
との間に挟まれ、バンプ６５０とバンプ６７０とが向き
合うようにして、当接させた状態で加圧（および加熱）
されている。したがって、第１の半導体集積回路装置６
１０のバンプ６４０と第２の半導体集積回路装置６２０
のバンプ６７０に挟まれた部分では、異方性導電膜６３
０が加圧され、その部分の異方性導電膜６３０に導電性
が生じ、バンプ６５０とバンプ６７０とが電気的に接続
されている。
【０００５】この状況は、第１の半導体集積回路装置６
１０と第２の半導体集積回路装置６２０間で電気的に接
続すべき複数の箇所で同時に得られ、第１の半導体集積
回路装置６１０と第２の半導体集積回路装置６２０とは
所要の接続が行われている。
【０００６】そして、このように第１の半導体集積回路
装置６１０と第２の半導体集積回路装置６２０とが一体
化された半導体集積装置６００は、第２の半導体集積回
路装置６２０の端部に設けられた配線パッド６８０と外
部接続用リード端子Ｔとの間をワイヤＷでボンディング
接続したうえで、樹脂により封止して、最終的にパッケ
ージされる。
【０００７】この方式による一体化構成の半導体集積装
置６００では、一体化のための接続にワイヤによるボン
ディングの必要がなく短時間で作業が行えるし、また小
型化できる、といった利点がある。
【０００８】
【発明が解決しようとする課題】しかし、このチップオ
ンチップ方式による一体化構成の半導体集積装置６００
では、上のチップである第１の半導体集積回路装置６１
０の配線パッド（以下、バンプを用いる場合には、それ
も含めて使用する）が、下のチップである第２の半導体
集積回路装置６２０の対抗した配線パッドに接続されて
おり、さらに第２の半導体集積回路装置６２０の内部の
ゲート類を介して外部端子Ｔと接続されている。
【０００９】このために、上のチップである第１の半導
体集積回路装置６１０の配線パッドと、下のチップであ
る第２の半導体集積回路装置６２０の配線パッドとの間
の接触抵抗の値を測定することができず、したがって、
製品として組み立てた後の接触不良品の選別とか、品質
保証をすることができなかった。
【００１０】本発明は、２つの集積回路装置の間に異方
性導電膜が介在され、加圧接続される一体化構成の半導
体集積装置において、上のチップである第１の半導体集
積回路装置の配線パッドと、下のチップである第２の半
導体集積回路装置の配線パッドとの間の接触抵抗の値を
外部から測定できるようにし、接触信頼性を確実にする
ことを目的とする。
【００１１】
【課題を解決するための手段】請求項１の半導体集積装
置は、配線パッドが設けられた第１の集積回路装置と、
前記第１の集積回路装置の前記配線パッドに対向した位
置に配線パッドが設けられた第２の集積回路装置とが異
方性導電膜を挟んで接続され、前記第２の集積回路装置
側から外部端子が導出されている半導体集積装置におい
て、前記第１の集積回路装置の各周縁に互いに接続され
た隣接する２つのモニタ用配線パッドを設け、前記第２
の集積回路装置に前記第１の集積回路装置の前記２つの
モニタ用配線パッドと対向する位置にモニタ用配線パッ
ドを設け、前記第２の集積回路装置に設けられたモニタ
用配線パッドはそれぞれ直接に外部端子へ接続されてい
ること、を特徴とする。
【００１２】この請求項１記載の構成によれば、上のチ
ップである第１の半導体集積回路装置の配線パッドと、
下のチップである第２の半導体集積回路装置の配線パッ
ドとの間の接触抵抗の値を外部端子から直接測定できる
から、製品として組み立てた後の接触不良品の選別と
か、品質保証をすることが可能になる。
【００１３】請求項２の半導体集積装置は、配線パッド
が設けられた第１の集積回路装置と、前記第１の集積回
路装置の前記配線パッドに対向した位置に配線パッドが
設けられた第２の集積回路装置とが異方性導電膜を挟ん
で接続され、前記第２の集積回路装置側から外部端子が
導出されている半導体集積装置において、前記第２の集
積回路装置に、前記第１の集積回路装置の各静電保護用
ダイオードが接続されている電源線のための前記配線パ
ッドと対向する位置に電源用配線パッドを設け、この第
２の集積回路装置に設けた電源用配線パッドは直接に外
部端子へ接続し、前記第２の集積回路装置側にモニタ用
外部端子を設けると共に、前記第２の集積回路装置に前
記モニタ用外部端子と任意の配線パッドとが選択的に結
合されるスイッチ手段を設ける、ことを特徴とする。
【００１４】この請求項２記載の構成によれば、第２の
集積回路装置に設けたスイッチ手段でモニタ用外部端子
と任意の配線パッドとを選択的に結合し、モニタ用外部
端子と電源用配線パッドに直接接続されている外部端子
との間で、上のチップである第１の半導体集積回路装置
の配線パッドと、下のチップである第２の半導体集積回
路装置の配線パッドとの間の接触抵抗の値を外部端子か
ら直接測定できるから、製品として組み立てた後の接触
不良品の選別とか、品質保証をすることが可能になる。
【００１５】また、上のチップである第１の半導体集積
回路装置には、何らの構成も付加したり、改変する必要
がないから、汎用の半導体集積回路装置をそのまま使用
することができる。
【００１６】また、すべての配線パッド間の接触抵抗の
値を個別に外部端子から直接測定できるから、より適切
に接触状況の評価をすることができる。
【００１７】請求項３の半導体集積装置は、配線パッド
が設けられた第１の集積回路装置と、前記第１の集積回
路装置の前記配線パッドに対向した位置に配線パッドが
設けられた第２の集積回路装置とが異方性導電膜を挟ん
で接続され、前記第２の集積回路装置側から外部端子が
導出されている半導体集積装置において、前記第２の集
積回路装置に、前記第１の集積回路装置の各静電保護用
ダイオードが接続されている電源線のための前記配線パ
ッドと対向する位置に電源用配線パッドを設け、この第
２の集積回路装置に設けた電源用配線パッドは直接に外
部端子へ接続し、前記第２の集積回路装置に配置されて
いる任意の配線パッドにそれぞれ接続された複数のモニ
タ用外部端子を前記第２の集積回路装置側に設ける、こ
とを特徴とする。
【００１８】この請求項３記載の構成によれば、第２の
集積回路装置に配置されている任意の配線パッドにそれ
ぞれ接続された複数のモニタ用外部端子と電源用配線パ
ッドに直接接続されている外部端子との間で、上のチッ
プである第１の半導体集積回路装置の配線パッドと、下
のチップである第２の半導体集積回路装置の配線パッド
との間の接触抵抗の値を外部端子から直接測定できるか
ら、製品として組み立てた後の接触不良品の選別とか、
品質保証をすることが可能になる。
【００１９】また、上のチップである第１の半導体集積
回路装置には、何らの構成も付加したり、改変する必要
がないから、汎用の半導体集積回路装置をそのまま使用
することができる。
【００２０】また、四隅の配線パッド間など、任意の配
線パッド間の接触抵抗の値を個別に、外部端子からアナ
ログスイッチなどを介さずに直接測定できるから、より
適切に接触状況の評価をすることができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例について、
図面を参照して、順次説明する。図１は、本発明の第１
実施例に係る半導体集積装置を示す図であり、理解のた
めに展開した状態で示している。
【００２２】図１において、第１の半導体集積回路装置
１１０には、一般の配線パッドの他に、モニタ用配線パ
ッドＣ１−１〜モニタ用配線パッドＣ８−１が４隅に設
けられている。図のように、モニタ用配線パッドＣ１−
１とＣ２−１，Ｃ３−１とＣ４−１，Ｃ５−１とＣ６−
１およびＣ７−１とＣ８−１とが、直接接続されてい
る。第２の半導体集積回路装置１２０には、第１の半導
体集積回路装置１１０の一般の配線パッドおよび、モニ
タ用配線パッドＣ１−１〜Ｃ８−１に対向する位置に、
一般の配線パッドおよび、モニタ用配線パッドＣ１−２
〜Ｃ８−２が設けられている。
【００２３】このモニタ用配線パッドＣ１−２〜Ｃ８−
２は、第２の半導体集積回路装置１２０の端部側に設け
られた外部端子との接続用パッドＢ１〜Ｂ８と直接接続
され、されに接続用パッドＢ１〜Ｂ８は外部端子Ｔ１〜
Ｔ８にボンディングワイヤＷ１〜Ｗ８で接続されてい
る。
【００２４】なお、第２の半導体集積回路装置１２０の
端部側に設けられているその他の接続用配線パッドは、
一方において、外部端子にそれぞれワイヤボンディング
接続されているが、他方においては通常は第２の半導体
集積回路装置１２０の内部構成素子に接続されている。
【００２５】そして、第１の半導体集積回路装置１１０
は、間に異方性導電膜を挟んで第２の半導体集積回路装
置１２０に位置を合わせて載置され、加圧加熱されて、
対応する配線パッド間で導電接続されている。例えば、
モニタ用配線パッドＣ１−１とＣ１−２が両配線パッド
間の異方性導電膜Ｐ１で接続され、モニタ用配線パッド
Ｃ８−１とＣ８−２が両配線パッド間の異方性導電膜Ｐ
８で接続される。なお、他の配線パッド間も同様に接続
される。
【００２６】さて、このように構成された半導体集積装
置１００において、第１の半導体集積回路装置１１０と
第２の半導体集積回路装置１２０との接続状況は、次の
ように測定されて、確認される。
【００２７】まず、外部端子Ｔ１と外部端子Ｔ２との間
に所定の電圧を印加し、この時に流れる電流値を測定
し、これから抵抗値を得る。この外部端子Ｔ１と外部端
子Ｔ２との経路には、第１の半導体集積回路装置１１０
と第２の半導体集積回路装置１２０との間の異方性導電
膜Ｐ以外は金属配線抵抗が存在するだけであるから、第
１の半導体集積回路装置１１０と第２の半導体集積回路
装置１２０との間の接触抵抗を正確に数ミリオームの精
度で測定することができる。
【００２８】続いて、外部端子Ｔ３と外部端子Ｔ４，外
部端子Ｔ５と外部端子Ｔ６，外部端子Ｔ７と外部端子Ｔ
８間の接触抵抗値を、同様にして順次測定する。
【００２９】その他の中間の場所にある配線パッド同士
の接触抵抗値は、このようにして得られた４隅の抵抗値
から、演算して定める。半導体集積回路装置は、堅く変
形しにくい材料で構成されているから、この演算によっ
ても、配線パッド同士の接触抵抗値の測定値には実質的
に影響のあるほどの誤差は生じない。
【００３０】以上の説明では、第１の半導体集積回路１
１０のモニタ用配線パッドＣ１−１〜Ｃ８−１，第２の
半導体集積回路１２０のモニタ用配線パッドＣ１−２〜
Ｃ８−２，外部端子との接続用パッドＢ１〜Ｂ８、外部
端子Ｔ１〜Ｔ８は、モニタ用として、各隅にそれぞれ２
個、計８個を設けることとしている。しかし、各４隅に
おける各２つの内のそれぞれ１つは、電源線、接地線、
その他の第２の半導体集積回路１２０の一般の配線パッ
ドと外部端子との一般の接続用パッドとが直接接続され
ていると見なせる入出力線などのための、第１の半導体
集積回路１１０の配線パッドＣ、第２の半導体集積回路
１２０の配線パッドＣ、外部端子との接続用パッドＢお
よび外部端子Ｔを、モニタ用として兼用することができ
る。この場合においても、第１の半導体集積回路１１０
のモニタ用配線パッド（Ｃ１−１など）とモニタ用とし
て兼用する配線パッドＣとを直接接続することは言うま
でもない。
【００３１】このように、従来から備えられている、一
般の配線パッドなどをモニタ用に兼用する場合には、モ
ニタ用として必要になる、第１の半導体集積回路１１０
のモニタ用配線パッド（Ｃ１−１〜Ｃ８−１），第２の
半導体集積回路１２０のモニタ用配線パッド（Ｃ１−２
〜Ｃ８−２），外部端子との接続用パッド（Ｂ１〜Ｂ
８）、外部端子（Ｔ１〜Ｔ８）を、半分に減らすことが
できる。
【００３２】なお、この実施例では、モニタ用の配線パ
ッドを半導体集積回路装置の４隅に置いているが、影響
が均等に現れるような、たとえば周辺部などに配置して
もよい。
【００３３】この実施例によれば、上のチップである第
１の半導体集積回路装置１１０の配線パッドと、下のチ
ップである第２の半導体集積回路装置１２０の配線パッ
ドとの間の接触抵抗の値を外部端子Ｔから高精度に直接
測定できるから、製品として組み立てた後の接触不良品
の選別とか、品質保証をすることが可能になる。
【００３４】図２は、本発明の第２実施例に係る半導体
集積装置を示す図であり、理解のために展開した状態で
示している。
【００３５】図２において、第１の半導体集積回路装置
２１０は、汎用の集積回路装置であり、この中に標準的
に設けられている静電用保護素子としてのダイオードＤ
１，Ｄ２を有効に利用するものである。すなわち、各入
出力配線パッドＣ１−１〜Ｃ３−１はダイオードＤ１を
介して正電源線に接続され、またダイオードＤ２を介し
て負電源線に接続されている。なお、このダイオードＤ
１，Ｄ２は、たとえば入出力配線パッドに異常電圧が誘
起されたときにはその異常電圧を電源ラインに吸収さ
せ、内部素子への影響を抑制する機能を持っている。
【００３６】一方、第２の半導体集積回路装置２２０に
は、第１の半導体集積回路装置２１０の配線パッドに対
向する位置に、一般の配線パッドおよび、第１の半導体
集積回路装置２１０の電源用配線パッドＣｖｄｄ−ｕ１
および接地用配線パッドＣｇｎｄ−ｕ１に対向して、電
源用配線パッドＣｖｄｄ−ｕ２および接地用配線パッド
Ｃｇｎｄ−ｕ２が設けられている。電源用配線パッドＣ
ｖｄｄ−ｕ２は第２の半導体集積回路装置２２０の外部
接続用配線パッドＢｖｄｄ−ｕを経て外部端子Ｔｖｄｄ
−ｕに直接接続され、また接地用配線パッドＣｇｎｄ−
ｕ２は第２の半導体集積回路装置２２０の外部接続用配
線パッドＢｇｎｄ−ｕを経て外部端子Ｔｇｎｄ−ｕに直
接接続されている。
【００３７】また、第２の半導体集積回路装置２２０の
電源系は、外部接続用配線パッドＢｖｄｄ−ｌを経て外
部端子Ｔｖｄｄ−ｌに接続され、また外部接続用配線パ
ッドＢｇｎｄ−ｌを経て外部端子Ｔｇｎｄ−ｌに接続さ
れている。つまり、第１の半導体集積回路装置２１０用
の電源ライン、接地ラインと、第２の半導体集積回路装
置２２０用の電源ライン、接地ラインとは別系統で構成
されている。
【００３８】また、配線パッドＣ１−２〜Ｃ３−２に
は、切換接続回路２３１、２３４、２３５が接続され、
本来の回路接続用のバッファ回路２３２とテスト用のア
ナログスイッチ２３３とが切換接続されるように構成さ
れている。そして、テストコントロール回路２３０の指
令により、いずれか一つの切換接続回路のアナログスイ
ッチＳＷがオンされるようになっており、配線パッドＣ
１−２〜Ｃ１−３のひとつがテスト用外部端子Ｔｔｅｓ
ｔに接続される。
【００３９】そして、間に異方性導電膜を挟んで第１の
半導体集積回路装置２１０を第２の半導体集積回路装置
２２０に位置を合わせて載置し、加圧加熱して、対応す
る配線パッド間で導電接続している。例えば、配線パッ
ドＣ１−１と配線パッドＣ１−２が両配線パッド間の異
方性導電膜Ｐ１で接続され、電源用配線パッドＣｖｄｄ
−ｕ１と電源用配線パッドＣｖｄｄ−ｕ２が両配線パッ
ド間の異方性導電膜Ｐｖｄｄ−ｕで接続される。なお、
他の配線パッド間も同様に接続される。
【００４０】さて、このように構成された半導体集積装
置２００において、第１の半導体集積回路装置２１０と
第２の半導体集積回路装置２２０との接続状況は次のよ
うに測定されて、確認される。
【００４１】まず、テスト用外部端子Ｔｔｅｓｔからの
信号、或いは他の外部端子からの信号などにより、テス
トコントロール回路２３０の出力信号を制御し、接触抵
抗を測定したい、いずれか一つの切換接続回路のアナロ
グスイッチＳＷをオンして、当該接触抵抗を測定する。
【００４２】この半導体集積装置２００における具体的
な接触抵抗の測定方法を図３および図４を参照して説明
する。図３は切換接続回路２３１のアナログスイッチＳ
Ｗがオンされ、配線パッドＣ１−１と配線パッドＣ１−
２間の接触抵抗を測定する場合を例にしている。図４
は、横軸に電圧Ｖｔを取り、縦軸電流Ｉｔを取って、電
圧・電流特性を示したものである。
【００４３】さて、図３において、可変電圧電源Ｂ２
が、テスト用外部端子Ｔｔｅｓｔと電源用外部端子Ｔｖ
ｄｄ−ｕおよび接地用外部端子Ｔｇｎｄ−ｕに電流計Ａ
１，Ａ２を介して接続される。図示の極性では、可変電
圧電源Ｂ２からの電流は、アナログスイッチＳＷ、配線
パッドＣ１−２、異方性導電膜Ｐ１、配線パッドＣ１−
１、ダイオードＤ１、電源用配線パッドＣｖｄｄ−ｕ
１、異方性導電膜Ｐｖｄｄ−ｕ、電源用配線パッドＣｖ
ｄｄ−ｕ２の経路を経て流れ、そのときの電流値が電流
計Ａ１で測定される。このときの可変電圧電源Ｂ２の電
圧値と、電流計Ａ１の電流値とから、この経路の抵抗値
が求められる。
【００４４】ここで、アナログスイッチＳＷの抵抗値、
ダイオードＤ１，Ｄ２の抵抗値は事前に測定されてお
り、既知であるから、上記経路中のＣ１−２、異方性導
電膜Ｐ１、配線パッドＣ１−１、電源用配線パッドＣｖ
ｄｄ−ｕ１、異方性導電膜Ｐｖｄｄ−ｕ、電源用配線パ
ッドＣｖｄｄ−ｕ２の抵抗値が測定されたことになる。
【００４５】そして、ダイオードＤ１，Ｄ２の電圧電流
特性は図４の実線に示されるような非線形の特性を有し
ているから、可変電圧電源Ｂ２の電圧値をＶ１，Ｖ２，
Ｖ３など順次変化させてその時々の電流値を測定し、接
触状況を詳しくチェックすることができる。ここで、上
記経路中の配線パッドＣ１−２、異方性導電膜Ｐ１、配
線パッドＣ１−１、電源用配線パッドＣｖｄｄ−ｕ１、
異方性導電膜Ｐｖｄｄ−ｕ、電源用配線パッドＣｖｄｄ
−ｕ２に接触不良などで高抵抗が現れると、図４の破線
のような特性となるので、その抵抗値と共に、良・不良
の判定は容易に行うことができる。
【００４６】つぎに、図３の接続例において、可変電圧
電源Ｂ２の極性を逆極性にすると、可変電圧電源Ｂ２か
らの電流は、アナログスイッチＳＷ、配線パッドＣ１−
２、異方性導電膜Ｐ１、配線パッドＣ１−１、ダイオー
ドＤ２、接地用配線パッドＣｇｎｄ−ｕ１、異方性導電
膜Ｐｇｎｄ−ｕ、接地用配線パッドＣｇｎｄ−ｕ２の経
路を経て流れ、そのときの電流値が電流計Ａ２で測定さ
れる。このときの可変電圧電源Ｂ２の電圧値と、電流計
Ａ２の電流値とから、この経路の抵抗値を求める。
【００４７】このように、両極性での測定の結果を得
て、更に総合的に、接続不良箇所の判別をも容易にかつ
正確に行う。
【００４８】そして、図３の接続例に引き続いて、切換
接続回路の選択状況を変えて、すべての配線パッド間の
接続状況を順次、個別に測定していく。
【００４９】この実施例によれば、第２の集積回路装置
２２０に設けたスイッチ手段２３１〜２３５でモニタ用
外部端子Ｔｔｅｓｔと任意の配線パッドＣとを選択的に
結合し、モニタ用外部端子Ｔｔｅｓｔと電源用配線パッ
ドに直接接続されている外部端子Ｔｖｄｄ−ｕ、Ｔｇｎ
ｄ−ｕとの間で、上のチップである第１の半導体集積回
路装置２１０の配線パッドと、下のチップである第２の
半導体集積回路装置２２０の配線パッドとの間の接触抵
抗の値を外部端子から直接測定できるから、製品として
組み立てた後の接触不良品の選別とか、品質保証をする
ことが可能になる。
【００５０】また、上のチップである第１の半導体集積
回路装置２１０には、何らの構成も付加したり、改変す
る必要がないから、汎用の半導体集積回路装置をそのま
ま使用することができる。
【００５１】また、すべての配線パッド間の接触抵抗の
値を個別に外部端子から直接測定できるから、より適切
に接触状況の評価をすることができる。
【００５２】更に、測定用の電圧値を可変したり、或い
は逆極性電圧にしたりすることで、より正確な測定を行
うことができる。
【００５３】図５は、本発明の第３実施例に係る半導体
集積装置を示す図であり、理解のために展開した状態で
示している。
【００５４】図５において、第１の半導体集積回路装置
３１０は、汎用の集積回路装置であり、第２実施例と同
様に、この中に標準的に設けられている静電用保護素子
としてのダイオードＤ１，Ｄ２を有効に利用するもので
ある。すなわち、各入出力配線パッドＣ１−１〜Ｃ４−
１は、ダイオードＤ１を介して正電源線に接続され、ま
たダイオードＤ２を介して負電源線に接続されている。
なお、このダイオードＤ１，Ｄ２は、たとえば入出力配
線パッドの異常電圧が誘起されたときには電源ラインに
吸収させ、内部素子への影響を抑制する機能を持ってい
る。
【００５５】一方、第２の半導体集積回路装置３２０に
は、第１の半導体集積回路装置３１０の配線パッドに対
向する位置に、一般の配線パッドおよび、第１の半導体
集積回路装置３１０の電源用配線パッドＣｖｄｄ−ｕ１
および接地用配線パッドＣｇｎｄ−ｕ１に対向して、電
源用配線パッドＣｖｄｄ−ｕ２および接地用配線パッド
Ｃｇｎｄ−ｕ２が設けられている。電源用配線パッドＣ
ｖｄｄ−ｕ２は第２の半導体集積回路装置３２０の外部
接続用配線パッドＢｖｄｄ−ｕを経て外部端子Ｔｖｄｄ
−ｕに直接接続され、また接地用配線パッドＣｇｎｄ−
ｕ２は第２の半導体集積回路装置３２０の外部接続用配
線パッドＢｇｎｄ−ｕを経て外部端子Ｔｇｎｄ−ｕに直
接接続されている。
【００５６】また、第２の半導体集積回路装置３２０の
電源系は、外部接続用配線パッドＢｖｄｄ−ｌを経て外
部端子Ｔｖｄｄ−ｌに接続され、また外部接続用配線パ
ッドＢｇｎｄ−ｌを経て外部端子Ｔｇｎｄ−ｌに接続さ
れている。つまり、第１の半導体集積回路装置３１０用
の電源ライン、接地ラインと、第２の半導体集積回路装
置２２０用の電源ライン、接地ラインとは別系統で構成
されている。
【００５７】また、配線パッドＣ１−２〜Ｃ４−２に
は、本来の回路接続用のバッファ回路３３１〜３３４と
テスト用外部端子Ｔｍ１〜Ｔｍ４が接続されている。そ
して、テストコントロール回路３３０の指令により、バ
ッファ回路３３１〜３３４がオフ状態にされる。
【００５８】このテスト用外部端子Ｔｍ１〜Ｔｍ４は、
第１の半導体集積回路装置３１０の４隅（或いは４辺）
に位置する配線パッドに対向する、第２の半導体集積回
路装置３２０の配線パッド、すなわちここでは配線パッ
ドＣ１−２〜Ｃ４−２に接続されている。
【００５９】そして、間に異方性導電膜を挟んで第１の
半導体集積回路装置３１０を第２の半導体集積回路装置
３２０に位置を合わせて載置し、加圧加熱して、対応す
る配線パッド間で導電接続されている。例えば、Ｃ１−
１とＣ１−２が両配線パッド間の異方性導電膜Ｐ１で接
続され、Ｃｖｄｄ−ｕ１とＣｖｄｄ−ｕ２が両配線パッ
ド間の異方性導電膜Ｐｖｄｄ−ｕで接続される。なお、
他の配線パッド間も同様に接続される。
【００６０】さて、このように構成された半導体集積装
置３００において、第１の半導体集積回路装置３１０と
第２の半導体集積回路装置３２０との接続状況は次のよ
うに測定されて、確認される。
【００６１】まず、テストコントロール回路３３０の出
力信号を制御し、バッファ回路３３１〜３３４をオフす
る。なお、第２の半導体集積回路装置３２０に電源電圧
が印加されていない場合には、バッファ回路３３１〜３
３４はオフとなっている。
【００６２】そして、測定したいテスト用外部端子Ｔｍ
１〜Ｔｍ４と電源用外部端子Ｔｖｄｄ−ｕ或いは接地用
外部端子Ｔｇｎｄ−ｌとの間に可変電圧源を接続し、流
れる電流から、その経路の抵抗値を測定する。この測定
のための回路および方法は、第２実施例で説明した図
３，図４と同様のものとなるので、その説明を援用し
て、重ねての説明は省略する。
【００６３】ただ、この第３実施例が、前述の第２実施
例と大きく異なる点は、測定経路中にアナログスイッチ
ＳＷを持たないことである。アナログスイッチＳＷは、
ある程度のインピーダンスを持ってしまうことから、測
定すべき接触抵抗値にこのアナログスイッチの抵抗値が
重畳されてしまうが、本実施例ではその点での問題はな
い。
【００６４】また、この第３実施例では、測定するの
は、４隅（或いは４辺）に位置する配線パッドの接続状
況としている。理論的にはすべての配線パッドの接続状
況の測定が可能ではあるが、それぞれ専用の外部端子が
必要とされる構造上の制限と、実施効果とから見て、４
隅（或いは４辺）での測定が現実的である。
【００６５】この第３実施例の構成によれば、第２の集
積回路装置第２の半導体集積回路装置３２０の各周辺
（たとえば、４隅、４辺）に配置されている任意の配線
パッドにそれぞれ接続された複数のモニタ用外部端子Ｔ
ｍ１〜Ｔｍ４と電源用配線パッドに直接接続されている
外部端子Ｔｖｖｄ−ｕ、Ｔｇｎｄ−ｕとの間で、上のチ
ップである第１の半導体集積回路装置３１０の配線パッ
ドと、下のチップである第２の半導体集積回路装置３２
０の配線パッドとの間の接触抵抗の値を外部端子から直
接測定できるから、製品として組み立てた後の接触不良
品の選別とか、品質保証をすることが可能になる。
【００６６】また、上のチップである第１の半導体集積
回路装置３１０には、何らの構成も付加したり、改変す
る必要がないから、汎用の半導体集積回路装置をそのま
ま使用することができる。
【００６７】また、四隅の配線パッド間など、任意の配
線パッド間の接触抵抗の値を個別に、外部端子からアナ
ログスイッチなどを介さずに直接測定できるから、より
適切に接触状況の評価をすることができる。
【００６８】更に、測定用の電圧値を可変したり、或い
は逆極性電圧にしたりすることで、より正確な測定を行
うことができる。
【００６９】
【発明の効果】この請求項１記載の構成によれば、上の
チップである第１の半導体集積回路装置の配線パッド
と、下のチップである第２の半導体集積回路装置の配線
パッドとの間の接触抵抗の値を外部端子から直接測定で
きるから、製品として組み立てた後の接触不良品の選別
とか、品質保証をすることが可能になる。
【００７０】この請求項２記載の構成によれば、第２の
集積回路装置に設けたスイッチ手段でモニタ用外部端子
と任意の配線パッドとを選択的に結合し、モニタ用外部
端子と電源用配線パッドに直接接続されている外部端子
との間で、上のチップである第１の半導体集積回路装置
の配線パッドと、下のチップである第２の半導体集積回
路装置の配線パッドとの間の接触抵抗の値を外部端子か
ら直接測定できるから、製品として組み立てた後の接触
不良品の選別とか、品質保証をすることが可能になる。
【００７１】また、上のチップである第１の半導体集積
回路装置には、何らの構成も付加したり、改変する必要
がないから、汎用の半導体集積回路装置をそのまま使用
することができる。
【００７２】また、すべての配線パッド間の接触抵抗の
値を個別に外部端子から直接測定できるから、より適切
に接触状況の評価をすることができる。
【００７３】この請求項３記載の構成によれば、第２の
集積回路装置に配置されている任意の配線パッドにそれ
ぞれ接続された複数のモニタ用外部端子と電源用配線パ
ッドに直接接続されている外部端子との間で、上のチッ
プである第１の半導体集積回路装置の配線パッドと、下
のチップである第２の半導体集積回路装置の配線パッド
との間の接触抵抗の値を外部端子から直接測定できるか
ら、製品として組み立てた後の接触不良品の選別とか、
品質保証をすることが可能になる。
【００７４】また、上のチップである第１の半導体集積
回路装置には、何らの構成も付加したり、改変する必要
がないから、汎用の半導体集積回路装置をそのまま使用
することができる。
【００７５】また、四隅の配線パッド間など、任意の配
線パッド間の接触抵抗の値を個別に、外部端子からアナ
ログスイッチなどを介さずに直接測定できるから、より
適切に接触状況の評価をすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体集積装置を示
す図。
【図２】本発明の第２実施例に係る半導体集積装置を示
す図。
【図３】本発明の第２実施例に係る半導体集積装置の測
定状態を示す図。
【図４】本発明の第２実施例に係る半導体集積装置の測
定特性を示す図。
【図５】本発明の第３実施例に係る半導体集積装置を示
す図。
【図６】従来の一体化構成の半導体集積装置を示す図。
【符号の説明】
１００，２００．３００ 半導体集積装置 １１０，２１０，３１０ 第１の半導体集積回路装置 １２０、２２０、３２０ 第２の半導体集積回路装置 Ｔ 外部端子 Ｂ 配線パッド Ｃ 配線パッド Ｐ 異方導電性膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 配線パッドが設けられた第１の集積回路
    装置と、前記第１の集積回路装置の前記配線パッドに対
    向した位置に配線パッドが設けられた第２の集積回路装
    置とが異方性導電膜を挟んで接続され、前記第２の集積
    回路装置側から外部端子が導出されている半導体集積装
    置において、 前記第１の集積回路装置の各周縁に互いに接続された隣
    接する２つのモニタ用配線パッドを設け、 前記第２の集積回路装置に前記第１の集積回路装置の前
    記２つのモニタ用配線パッドと対向する位置にモニタ用
    配線パッドを設け、 前記第２の集積回路装置に設けられたモニタ用配線パッ
    ドはそれぞれ直接に外部端子へ接続されている、 ことを特徴とする半導体集積装置。
  2. 【請求項２】 配線パッドが設けられた第１の集積回路
    装置と、前記第１の集積回路装置の前記配線パッドに対
    向した位置に配線パッドが設けられた第２の集積回路装
    置とが異方性導電膜を挟んで接続され、前記第２の集積
    回路装置側から外部端子が導出されている半導体集積装
    置において、 前記第２の集積回路装置に、前記第１の集積回路装置の
    各静電保護用ダイオードが接続されている電源線のため
    の前記配線パッドと対向する位置に電源用配線パッドを
    設け、この第２の集積回路装置に設けた電源用配線パッ
    ドは直接に外部端子へ接続し、 前記第２の集積回路装置側にモニタ用外部端子を設ける
    と共に、前記第２の集積回路装置に前記モニタ用外部端
    子と任意の配線パッドとが選択的に結合されるスイッチ
    手段を設ける、 ことを特徴とする半導体集積装置。
  3. 【請求項３】 配線パッドが設けられた第１の集積回路
    装置と、前記第１の集積回路装置の前記配線パッドに対
    向した位置に配線パッドが設けられた第２の集積回路装
    置とが異方性導電膜を挟んで接続され、前記第２の集積
    回路装置側から外部端子が導出されている半導体集積装
    置において、 前記第２の集積回路装置に、前記第１の集積回路装置の
    各静電保護用ダイオードが接続されている電源線のため
    の前記配線パッドと対向する位置に電源用配線パッドを
    設け、この第２の集積回路装置に設けた電源用配線パッ
    ドは直接に外部端子へ接続し、 前記第２の集積回路装置に配置されている任意の配線パ
    ッドにそれぞれ接続された複数のモニタ用外部端子を前
    記第２の集積回路装置側に設ける、 ことを特徴とする半導体集積装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646342B2 (en) 2001-03-14 2003-11-11 Matsushita Electric Industrial Co., Ltd. Semiconductor chip and multi-chip module
US6833626B2 (en) 2001-07-09 2004-12-21 Matsushita Electric Industrial. Co., Ltd. Multichip module structure
US6914259B2 (en) 2001-10-03 2005-07-05 Matsushita Electric Industrial Co., Ltd. Multi-chip module, semiconductor chip, and interchip connection test method for multi-chip module
JP2009526403A (ja) * 2006-02-10 2009-07-16 ウィンテック インダストリーズ、インク． 取り外し可能な部品を用いた電子アセンブリ
JP2009216659A (ja) * 2008-03-12 2009-09-24 Espec Corp 接続品質検査装置
US8344376B2 (en) 2005-02-11 2013-01-01 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
WO2013054782A1 (ja) * 2011-10-12 2013-04-18 シャープ株式会社 抵抗測定装置、接続抵抗の測定方法
US9253894B2 (en) 2005-02-11 2016-02-02 Wintec Industries, Inc. Electronic assembly with detachable components
JP2016058410A (ja) * 2014-09-05 2016-04-21 株式会社半導体エネルギー研究所 装置、表示装置及び電子機器
JP2020085476A (ja) * 2018-11-16 2020-06-04 ローム株式会社 半導体装置、表示ドライバ及び表示装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
US6987383B2 (en) * 2000-02-10 2006-01-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a connection inspecting circuit for inspecting connections of power source terminals and grounding terminals, and inspection method for the same
JP3639226B2 (ja) * 2001-07-05 2005-04-20 松下電器産業株式会社 半導体集積回路装置、実装基板および実装体
DE10142119B4 (de) * 2001-08-30 2007-07-26 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10219353B4 (de) * 2002-04-30 2007-06-21 Infineon Technologies Ag Halbleiterbauelement mit zwei Halbleiterchips
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
JP2005260053A (ja) * 2004-03-12 2005-09-22 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8477331B2 (en) * 2004-05-27 2013-07-02 Property Publications Pte Ltd. Apparatus and method for creating an electronic version of printed matter
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
WO2010126511A1 (en) * 2009-04-30 2010-11-04 Hewlett-Packard Development Company, L.P. Die connection monitoring system and method
JP4829358B2 (ja) * 2010-03-30 2011-12-07 株式会社東芝 モジュールおよび電子機器
US8749072B2 (en) * 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
US5654588A (en) * 1993-07-23 1997-08-05 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure
US5594273A (en) * 1993-07-23 1997-01-14 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield
US5619462A (en) * 1995-07-31 1997-04-08 Sgs-Thomson Microelectronics, Inc. Fault detection for entire wafer stress test
US5965902A (en) * 1995-09-19 1999-10-12 Micron Technology Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device
JPH09252034A (ja) * 1996-03-18 1997-09-22 Mitsubishi Electric Corp 半導体ウエハ，半導体装置及び半導体装置の製造方法
US5708296A (en) * 1996-06-24 1998-01-13 Intel Corporation Power-ground plane for a C4 flip-chip substrate
JP3815835B2 (ja) * 1997-02-18 2006-08-30 本田技研工業株式会社 半導体装置
US6028324A (en) * 1997-03-07 2000-02-22 Taiwan Semiconductor Manufacturing Company Test structures for monitoring gate oxide defect densities and the plasma antenna effect
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646342B2 (en) 2001-03-14 2003-11-11 Matsushita Electric Industrial Co., Ltd. Semiconductor chip and multi-chip module
US6833626B2 (en) 2001-07-09 2004-12-21 Matsushita Electric Industrial. Co., Ltd. Multichip module structure
US6914259B2 (en) 2001-10-03 2005-07-05 Matsushita Electric Industrial Co., Ltd. Multi-chip module, semiconductor chip, and interchip connection test method for multi-chip module
US8822238B2 (en) 2005-02-11 2014-09-02 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US9253894B2 (en) 2005-02-11 2016-02-02 Wintec Industries, Inc. Electronic assembly with detachable components
US8344376B2 (en) 2005-02-11 2013-01-01 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US8350393B2 (en) 2005-02-11 2013-01-08 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US8674523B2 (en) 2005-02-11 2014-03-18 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US8530248B2 (en) 2005-02-11 2013-09-10 Wintec Industries, Inc. Method for placing a component onto a target platform by an apparatus using a probe
US8535955B2 (en) 2005-02-11 2013-09-17 Wintec Industries, Inc. Method for assembling a multi-component electronic apparatus
US8536572B2 (en) 2005-02-11 2013-09-17 Wintec Industries, Inc. Assembled multi-component electronic apparatus using alignment and reference marks
JP2009526403A (ja) * 2006-02-10 2009-07-16 ウィンテック インダストリーズ、インク． 取り外し可能な部品を用いた電子アセンブリ
JP2009216659A (ja) * 2008-03-12 2009-09-24 Espec Corp 接続品質検査装置
WO2013054782A1 (ja) * 2011-10-12 2013-04-18 シャープ株式会社 抵抗測定装置、接続抵抗の測定方法
JP2016058410A (ja) * 2014-09-05 2016-04-21 株式会社半導体エネルギー研究所 装置、表示装置及び電子機器
JP2020085476A (ja) * 2018-11-16 2020-06-04 ローム株式会社 半導体装置、表示ドライバ及び表示装置
JP7185502B2 (ja) 2018-11-16 2022-12-07 ローム株式会社 半導体装置、表示ドライバ及び表示装置

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