TWI393200B - 測試用單元以及測試系統 - Google Patents

測試用單元以及測試系統 Download PDF

Info

Publication number
TWI393200B
TWI393200B TW098118029A TW98118029A TWI393200B TW I393200 B TWI393200 B TW I393200B TW 098118029 A TW098118029 A TW 098118029A TW 98118029 A TW98118029 A TW 98118029A TW I393200 B TWI393200 B TW I393200B
Authority
TW
Taiwan
Prior art keywords
test
semiconductor wafer
unit
substrate
power supply
Prior art date
Application number
TW098118029A
Other languages
English (en)
Other versions
TW200952107A (en
Inventor
Yoshio Komoto
Yoshiharu Umemura
Shinichi Hamaguchi
Yasuo Tokunaga
Yasushi Kawaguchi
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of TW200952107A publication Critical patent/TW200952107A/zh
Application granted granted Critical
Publication of TWI393200B publication Critical patent/TWI393200B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

測試用單元以及測試系統
本發明是有關於一種測試用單元，且特別是有關於一種具備測試用基板的測試用單元、以及具備該測試用單元的測試系統，上述測試用基板具有多個電流檢測部，該些多個電流檢測部對供給至形成有多個半導體晶片的半導體晶圓上的各個半導體晶片的靜止電流進行檢測。
在半導體晶片的測試中，已知有一種在形成有多個半導體晶片的半導體晶圓的狀態下來對各半導體晶片的良否進行測試的裝置(例如，參照專利文獻1)。該裝置具備可與半導體晶圓上的多個半導體晶片總括地進行電性連接的探針卡(probe card)，能同時對多個半導體晶片進行測試。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2002-222839號公報
該方法中，為了測試半導體晶圓上的所有的半導體晶片，需要對探針卡相對於半導體晶圓的連接位置進行屢次變更來反覆地測試，從而成為測試時間變長的主要原因之一。而且，在包括上述裝置的先前的測試裝置中，產生測試圖案的電路、以及對來自測試對象的半導體晶片的響應信號等進行檢測的電路等，是設置在藉由電纜(cable)等的相對較長的傳輸線路而與探針卡連接著的控制裝置側。因此，當對半導體晶片的互補金氧半導體(Complementary Metal Oxide Semiconductor，CMOS)電路在靜止狀態下的電源電流進行測定時，由於所要測定的電流微小，故而受線路雜訊(noise)的影響而導致的檢測誤差會較大。然而，例如對於將與半導體晶片的個數相應的探針以及對應的電路安裝於探針卡上的方法，從探針卡的尺寸以及製作成本的角度而言較為困難。
因此，本發明的目的在於提供一種可解決上述課題的測試用單元、以及具備該測試用單元的測試系統。該目的可藉由申請專利範圍中的獨立項所記載的特徵的組合而達成。而且，附屬項規定了本發明的更為有利的具體例。
為了解決上述課題，在本發明的第1形態中，提供一種測試用單元，該測試用單元與半導體晶圓上的半導體晶片電性連接，並包括：測試用基板，為半導體晶圓的上表面的至少一部分相對向的形狀，並且與半導體晶圓相對向而配置；電源供給端子，於測試用基板上，與半導體晶片的電源輸入端子電性連接；以及電流檢測部，於測試用基板上，對經由電源供給端子而供給至半導體晶片的靜止電流進行檢測。
而且，於本發明的第2的形態中，提供一種測試系統，對半導體晶圓上的半導體晶片進行測試，該測試系統包括：測試用單元，為半導體晶圓的上表面的至少一部分相對向的形狀，並且與半導體晶圓電性連接；以及控制裝置，控制測試用晶圓單元，上述測試用單元包括：測試用基板， 與半導體晶片相對向而配置；電源供給端子，於測試用基板上，與半導體晶片的電源輸入端子電性連接；以及電流檢測部，於測試用基板上，對經由電源供給端子而供給至半導體晶片的靜止電流進行檢測。
而且，於本發明的第3形態中，提供一種測試系統，對半導體晶圓上所形成的多個半導體晶片進行測試，此測試系統包括：測試用單元，為半導體晶圓的上表面的至少一部分相對向的形狀，並且與半導體晶圓上所形成的多個半導體晶片電性連接；以及控制裝置，控制測試用單元，上述測試用單元包括：測試用基板，與半導體晶片相對向而配置；多個電源供給端子，於測試用基板上對於各個半導體晶片而至少各設置一個，並與各自對應的半導體晶片的電源輸入端子電性連接；以及多個電流檢測部，於測試用基板上對於各個半導體晶片而至少各設置一個，用來檢測經由各個電源供給端子而供給至半導體晶片的靜止電流。
另外，上述的發明的概要並未列舉出發明的所有必要的特徵，該些特徵群的次組合(sub-combination)亦可成為發明。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下，透過發明的實施形態來說明本發明，但以下的實施形態並不限定申請專利範圍的發明。而且，實施形態 中說明的所有的特徵的組合未必是發明的解決手段所必需者。
圖1是表示本發明的一個實施形態的測試系統400的構成例的概略圖。本實施形態的測試系統400是對被作為測試對象的半導體晶圓300進行測試的系統，具備控制裝置10與測試用晶圓單元100。
舉一例來說，如圖1所示，在測試系統400中被作為測試對象的半導體晶圓300可以是形成有包含CMOS電路330(330-1、330-2、…)的多個半導體晶片310(310-1、310-2、…)的圓盤形狀的半導體基板。該些多個半導體晶片310例如可對半導體晶圓300使用曝光等的半導體製程而形成。
測試用晶圓單元100具備測試用基板110。測試用基板110可以是在具有與半導體晶圓300相對應的形狀的晶圓基板上形成有規定的電路的半導體基板，此測試用基板110與半導體晶圓300相對向而配置。
例如，當半導體晶圓300為圓盤形狀的半導體基板時，測試用基板110可以是具有與半導體晶圓300大致相同的直徑、或者具有比半導體晶圓300大的直徑的圓形、半圓形或扇形等的形狀的半導體基板。另外，測試用基板110的形狀並不限定於此，只要是與半導體晶圓300的上表面的至少一部分相對向的形狀即可。
測試用基板110具有在與半導體晶圓300上的多個半導體晶片310的每一個相對應的位置上所設置的多個單位 元胞(cell)111(111-1、111-2、…)。而且，在多個單位元胞111的每一個中，設置有產生用於測試對應的半導體晶片310的測試信號的測試電路130(130-1、130-2、…)。即，測試用基板110的單位元胞111-1與半導體晶圓300的半導體晶片310-1相對向而配置，並於該單位元胞111-1中設置有測試電路130-1。該些多個測試電路130例如可對測試用基板110使用曝光等的半導體製程而形成。
控制裝置10控制測試系統400對於半導體晶圓300的測試程式。舉一例來說，控制裝置10可以對測試用基板110的各個測試電路130供給用於測試對應的半導體晶片310的各種控制信號。而且，控制裝置10亦可經由測試電路130來供給要提供給各個半導體晶片310的電源電壓。
各個測試電路130可響應於從控制裝置10接收到該控制信號而生成與該測試圖案相對應的測試信號，並供給至對應的半導體晶片310。而且，各個測試電路130可檢測對應的半導體晶片310中所設置的CMOS電路330在各種動作狀態下的靜止時的電源電流(IDDQ)，並將與該值相對應的數位資料發送至控制裝置10。此時，控制裝置10可根據從測試電路130接收到的上述數位資料來判定各個半導體晶片310的良否。另外，關於上述靜止時的電源電流，將於後段進行詳述。
如上所述，本實施形態的測試系統400在具有與半導體晶圓300相對應的形狀的測試用基板110上，對應於各個半導體晶片310而設置有多個測試電路130，藉此可對 半導體晶圓300上的所有的半導體晶片310同時進行測試。而且，各個測試電路130是對測試用基板110使用半導體製程而形成的，因此與在印刷基板上安裝測試電路的情況相比，在測試用基板110上可較容易地形成多個測試電路。
圖2是表示測試用基板110的單位元胞111-1、以及半導體晶圓300的半導體晶片310-1的剖面的一例的示圖。圖2中，挑出測試用基板110上的單位元胞111-1、以及半導體晶圓300上的與該單位元胞111-1相對向的半導體晶片310-1來表示。另外，關於圖2所示的單位元胞111-1以外的單位元胞111，由於各自具有相同的構成從而省略說明。而且，關於半導體晶片310-1以外的半導體晶片310，亦因各自具有相同的構成而省略說明。
測試電路130-1以及裝置側端子114、115設置在單位元胞111-1的與半導體晶片310-1相對向的面的背面(以下，稱作「單位元胞111-1的上表面112」)上。而且，信號供給端子120及電源供給端子121設置在單位元胞111-1的與半導體晶片310-1相對向的面(以下，稱作「單位元胞111-1的下表面113」)上。此處，信號供給端子120及電源供給端子121可設置在與半導體晶片310-1的上表面上所配設的信號輸入端子320及電源輸入端子321相對應的位置上。
在單位元胞111-1中，從上表面112向下表面113貫通而設置有多個通孔(via)117(117-1、117-2)。通孔117-1 的上表面112側的一端與裝置側端子114電性連接，且經由形成於上表面112上的圖案配線116而與測試電路130-1亦電性連接。而且，通孔117-2的上表面112側的一端與裝置側端子115電性連接著，且經由圖案配線116而與測試電路130-1亦電性連接。
又，通孔117-1的下表面113側的一端經由形成於下表面113上的圖案配線116而與信號供給端子120電性連接。又，通孔117-2的下表面113側的一端經由圖案配線116而與電源供給端子121電性連接。因此，信號供給端子120以及電源供給端子121分別與測試電路130電性連接。另一方面，在半導體晶片310-1中，信號輸入端子320以及電源輸入端子321分別經由圖案配線316而與CMOS電路330-1電性連接。
當藉由測試系統400來對設置於多個半導體晶片310-1上的CMOS電路330-1進行測試時，單位元胞111-1是與半導體晶片310-1相接近。並且，此時信號供給端子120與信號輸入端子320電性連接著，且電源供給端子121與電源輸入端子321電性連接著。該些各端子間被連接之後，測試電路130經由信號輸入端子320而對CMOS電路330-1發送規定的測試信號，且經由電源輸入端子321而供給規定的電力。此處，上述規定的電力例如可以是用以驅動CMOS電路330-1的電源電壓。
另外，單位元胞111-1的信號供給端子120以及電源供給端子121亦可分別經由各向異性導電片等的導電構件 而與半導體晶片310-1的信號輸入端子320以及電源輸入端子321電性連接。又，取代上述連接，單位元胞111-1的各端子又可藉由電磁感應而與半導體晶片310-1的對應的各端子電性連接。而且，取代上述連接，單位元胞111-1亦可藉由傳輸光信號的傳輸路徑而與半導體晶片310-1連接。再者，取代上述連接，單位元胞111-1還可經由電容耦合而與半導體晶片310-1電性連接。
圖3是表示CMOS電路330的電路構成的一例的概略圖。如圖3所示，CMOS電路330具有電源線331、332以及與該電源線331、332電性連接的多個電晶體電路部335(335-1、335-2、…)。
另外，CMOS電路330並不限於本例的形態，只要具有至少一個電晶體電路部335即可。而且，在本例中，多個電晶體電路部335各自具有相同的構成，因此，以下僅對電晶體電路部335-1進行說明，而關於其他電晶體電路部335(335-2、…)的說明則省略。
電源線331經由電源輸入端子321以及電源供給端子121而與測試電路130的後述的電源供給部542以及電源電流測定部550電性連接。另外，電源線332被接地。
電晶體電路部335包括p型場效電晶體336以及n型場效電晶體337。p型場效電晶體336的汲極(drain)端子與電源線331電性連接。又，n型場效電晶體337的源極(source)端子與電源線332電性連接。
另外，p型場效電晶體336的源極端子與n型場效電 晶體337的汲極端子是相互電性連接的，且與其他的電晶體電路部335(本例中為電晶體電路部335-2)電性連接著。而且，p型場效電晶體336的閘極(gate)端子與n型場效電晶體337的閘極端子是相互電性連接的，且經由信號輸入端子320以及信號供給端子120而與測試電路130的後述的驅動器532電性連接著。
在電源線331上，自控制裝置10經由測試電路130的電源供給部542而施加有電源電壓(VDD )。而且，在電源線332上，施加有與供給至電源線331的電源電壓(VDD )不同位準(level)的電壓(VSS )。另外，本例中，由於電源線332被接地，因此電壓(VSS )的大小大致等於0 V。
當要對CMOS電路330進行測試時，會自測試電路130的驅動器532來對p型場效電晶體336以及n型場效電晶體337的閘極端子供給測試信號。本例中，測試信號可以是以規定的時序自高(high)或低(low)的不同電壓位準中的一個切換成另一個的信號。
藉由供給上述測試信號，從而p型場效電晶體336以及n型場效電晶體337分別被切換成導通(on)或斷開(off)。由此，對後級的電晶體電路部335供給與該測試信號相對應的電壓位準的信號。
圖4是表示測試電路130的功能構成例的方塊圖。測試電路130具有圖案產生部522、波形成形部530、驅動器532、特性測定部540、以及電源供給部542。另外，測試電路130可針對所連接的半導體晶片310的輸入輸出引腳 (pin)的每一個引腳而具有圖4所示的構成。該些構成可藉由曝光等的半導體製程而形成於測試用基板110上。
圖案產生部522生成測試信號的邏輯圖案。本例的圖案產生部522可在測試開始前將自控制裝置10所提供的邏輯圖案儲存於內部的記憶體(memory)中。並且，圖案產生部522可在測試開始的同時將內部的記憶體中所儲存的邏輯圖案輸出。而且，圖案產生部522亦可根據預先提供的演算法(algorithm)而生成該邏輯圖案。
波形成形部530根據自圖案產生部522所提供的邏輯圖案、以及自控制裝置10所提供的時序信號而使測試信號的波形成形。例如，波形成形部530根據時序信號的時序而在每個規定的位元期間將與邏輯圖案的各邏輯值相對應的電壓加以輸出，藉此可使測試信號的波形成形。
驅動器532以規定的時序而輸出與自波形成形部530所提供的波形相對應的測試信號。自驅動器532輸出的測試信號經由信號供給端子120以及信號輸入端子320等而被供給至對應的半導體晶片310的CMOS電路330。然後，該測試信號被提供給CMOS電路330中的p型場效電晶體336以及n型場效電晶體337的閘極端子。
特性測定部540對驅動器532所輸出的電壓或電流的波形進行測定。例如，特性測定部540可作為如下的判定部而發揮功能，即，根據自驅動器532供給至半導體晶片310的電流或電壓的波形是否滿足規定的規格，來判定半導體晶片310的良否。
電源供給部542供給用於驅動半導體晶片310的電源電力。本例中，電源供給部542可將與自控制裝置10所提供的電力相對應的電源電壓(VDD )，作為驅動半導體晶片310的CMOS電路330的電源電力而供給至該CMOS電路330的電源線331。另外，取代於此，電源供給部542亦可對測試電路130的包括CMOS電路330在內的所有的構成要素供給驅動電力。
電源電流測定部550是對在根據上述測試信號而將CMOS電路330的p型場效電晶體336以及n型場效電晶體337切換成規定的動作模式(mode)之後的靜止狀態下流經電源線331與電源線332之間的電流、即靜止電流(IDDQ)進行檢測。並且，電源電流測定部550將與所檢測出的電流值相對應的資料發送至該控制裝置10。
測試電路130藉由具有上述的構成，從而可實現控制裝置10的規模得以降低的測試系統。例如，可使用通用的個人電腦(personal computer)等來作為控制裝置10。
圖5是表示電源電流測定部550的功能構成例的方塊圖。電源電流測定部550具有電流檢測部551、發送資料生成部552、以及資料發送部553。
電流檢測部551連接於將電源供給部542與對應的半導體晶片310的CMOS電路330進行電性連接的電力供給線。電流檢測部551對來自CMOS電路330的上述靜止電流進行檢測。然後，電流檢測部551將與所檢測出的靜止電流的電流值相對應的值的信號發送至發送資料生成部 552。另外，電流檢測部551亦可將所檢測出的靜止電流的電流值以規定的比例經放大或衰減後的電流發送至發送資料生成部552。
發送資料生成部552生成與電流檢測部551所檢測出的上述靜止電流的值相對應的數位資料，並將該數位資料發送至資料發送部553。舉一例來說，當自電流檢測部551所發送的上述靜止電流的值大於預定的位準時，發送資料生成部552可生成相當於高邏輯值的數位資料，而當該靜止電流的值小於預定的位準時，發送資料生成部552可生成相當於低邏輯值的數位資料。另外，取代於此，發送資料生成部552亦可將自電流檢測部551所發送的上述靜止電流的值轉換成與其大小相對應的多值的數位資料，並發送至資料發送部553。
資料發送部553將發送資料生成部552所生成的數位資料發送至測試用晶圓單元100的外部。舉一例來說，資料發送部553可將自發送資料生成部552所發送的數位資料發送至控制裝置10。再者，資料發送部553亦可與測試用晶圓單元100不同地另行設置於測試用晶圓單元100與控制裝置10之間。
如上所述，可利用對應的測試電路130中所設置的電源電流測定部550來檢測各個半導體晶片310的CMOS電路330中的靜止時的電源電流(IDDQ)。然後，將該檢測值在電源電流測定部550中轉換成數位資料並發送至控制裝置10，因此，與利用控制裝置10來檢測的情況相比， 可不受線路雜訊的影響以檢測微弱的電源電流。
圖6是表示本發明的其他實施形態的測試系統401的構成例的概略圖。與上述測試系統400相同，本實施形態的測試系統401是對被作為測試對象的半導體晶圓300進行測試的系統，具備控制裝置10與測試用晶圓單元101。在測試系統401中，對於與上述測試系統400大致相同的構成，在圖中標註了相同的參照符號，且省略其說明。
測試用晶圓單元101具備測試用基板140以及時序產生部150。與上述測試用晶圓單元100所具備的測試用基板110相同，該測試用基板140可以是具有與半導體晶圓300對應的形狀的半導體基板，且與半導體晶圓300相對向而配置。
時序產生部150使得測試用基板140中的各個測試電路130所產生的測試信號間的邏輯值發生變化的邊緣時序不相同。舉一例來說，時序產生部150為了使自控制裝置10提供給各個測試電路130的波形成形部530中的時序信號的邊緣時序對於每個測試電路130均不相同，而使該邊緣時序按規定進行延遲。
測試系統401藉由具備上述的時序產生部150，從而例如在利用各個測試電路130來測試對應的半導體晶片310的CMOS電路330時可取得以下效果，即，在電晶體電路部335的p型場效電晶體336或者n型場效電晶體337根據自測試電路130提供給CMOS電路330的測試信號而進行切換的時序中，電源線331、332上瞬間流動有相對較 大的電流。
此時，在向電源線331、332之間供給電力的電源供給部542側，會產生一種與該電流相對應的電壓下降。因此，在不具備上述時序產生部150的情況下，會有上述電流在多個半導體晶片310的CMOS電路330的每一個中以相同時序而流動。因而必需設置電流容量大的電源。
與此相對，測試系統401可藉由上述的時序產生部150而使各個測試電路130所產生的測試信號間的邏輯值發生變化的邊緣時序不相同，因此在電源供給部542側不設置電流容量大的電源亦可。
圖7是表示測試用基板140的單位元胞111-1、以及半導體晶圓300的半導體晶片310-1的剖面的一例的示圖。以下，以測試用基板140的單位元胞111-1、以及半導體晶圓300的半導體晶片310-1為例來說明測試用基板140的構成。另外，關於單位元胞111-1以外的單位元胞111，由於各自具有同樣的構成從而省略說明。
除了上述測試用基板110的單位元胞111各自所具有的構成以外，測試用基板140的單位元胞111-1更具有電容器500以及絕緣體層510。電容器500在測試用基板140上對應於各個單位元胞111-1中所配設的電源供給端子121而設置。舉一例來說，電容器500可在測試用基板140上設置於形成有測試電路130的面的背面上，即，設置於單位元胞111-1的下表面113側。
在本例中，電容器500是藉由半導體製程所形成。更 具體而言，電容器500可藉由以下方法而形成：在單位元胞111-1的下表面113上經蝕刻(etching)所形成的凹部中，將第1電極層501、介電體層502以及第2電極層503在與測試用基板140的下表面113相垂直的方向上依序積層。
第1電極層501例如是由銅合金等的導電構件所形成，且與測試用基板140的基準電位電性連接。第1電極層501可與測試用基板140的接地配線電性連接。
第2電極層503是由與第1電極層501相同的導電構件所形成，且相對於連接測試電路130及電源供給端子121的傳輸線路而形成電性連接。在本例中，第2電極層503可與測試電路130的電源供給部542電性連接。介電體層502例如是由具有絕緣性的樹脂、陶瓷(ceramic)或雲母(mica)等所形成，且使第1電極層501與第2電極層503之間絕緣。
絕緣體層510設置成覆蓋電容器500的與半導體晶片310-1相對向一側的面，即，覆蓋第2電極層503的表面。絕緣體層510可藉由半導體製程而形成。更具體而言，絕緣體層510可藉由對第2電極層503的在與測試用基板140的下表面113相垂直的方向上所露出的面來積層絕緣材料而形成。
在本例中，絕緣體層510在單位元胞111-1中被設置成使信號供給端子120以及電源供給端子121露出於半導體晶片310-1側。即，絕緣體層510在單位元胞111-1的 下表面113上是以並不比信號供給端子120及電源供給端子121更突出於半導體晶片310-1側的厚度而形成。藉此，當單位元胞111-1與半導體晶片310-1接近且各個端子電性連接時，可防止電容器500的第2電極層503與半導體晶片310上的電路相接觸而短路(short)。
如上所述，測試用基板140的單位元胞111-1中具有電容器500，該電容器500的其中一個電極連接於用以自測試電路130來對CMOS電路330施加電源電壓(VDD )的傳輸線路，另一個電極連接於基準電位。由此，可藉由CMOS電路330而在靠近的位置處對例如從CMOS電路330中檢測出的靜止電流上所重疊的高頻雜訊進行濾波(filtering)。
而且，如本例所示，將電容器500配置在單位元胞111-1的與測試電路130為相反側的面上，由此可使電容器500中的電極層的面積增大至例如與測試電路130為相同程度。因此，可將容量大的電容器500設置在單位元胞111-1中，故而可對更寬頻帶的上述高頻雜訊進行濾波。
又，在本例中，與控制裝置10及測試電路130相比，藉由靠近CMOS電路330的位置處設置有電容器500，因此可補償CMOS電路330中的消耗電流的變動。
以上，使用實施形態說明了本發明，但本發明的技術範圍並不限定於上述實施形態中描述的範圍。本領域技術人員當明白，對於上述實施形態可進行多種變更或改良。根據申請專利範圍的記載而可明確瞭解，經上述變更或改 良後的形態亦可包含於本發明的技術範圍內。
例如，測試用晶圓單元100以及測試用晶圓單元101是作為與半導體晶片電性連接的測試用單元的一例，測試用單元亦可形成於並非晶圓狀的基板上。例如，測試用單元可形成在與一個或多個測試對象的半導體晶片310相對應而配置的晶粒(die)狀的基板上。此時，測試用單元可藉由將與圖1至圖7相關聯所說明的測試用晶圓單元100或測試用晶圓單元101分割成晶粒形狀而製造。
例如，測試用單元可形成為與一個測試對象的半導體晶片310大致相同的大小。而且，亦可在測試用單元的一個晶粒是與一個測試對象的半導體晶片310連接著的狀態下，將該些晶粒藉由薄膜(film)等而封裝(package)。另外，半導體晶片310亦可為晶粒狀的晶片。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧控制裝置
100、101‧‧‧測試用晶圓單元
110、140‧‧‧測試用基板
111、111-1、111-2‧‧‧單位元胞
112‧‧‧上表面
113‧‧‧下表面
114、115‧‧‧裝置側端子
116‧‧‧圖案配線
117、117-1、117-2‧‧‧通孔
120‧‧‧信號供給端子
121‧‧‧電源供給端子
130、130-1、130-2‧‧‧測試電路
150‧‧‧時序產生部
300‧‧‧半導體晶圓
310、310-1、310-2‧‧‧半導體晶片
316‧‧‧圖案配線
320‧‧‧信號輸入端子
321‧‧‧電源輸入端子
330、330-1、330-2‧‧‧CMOS電路
331、332‧‧‧電源線
335、335-1、335-2‧‧‧電晶體電路部
336‧‧‧p型場效電晶體
337‧‧‧n型場效電晶體
400、401‧‧‧測試系統
522‧‧‧圖案產生部
530‧‧‧波形成形部
532‧‧‧驅動器
540‧‧‧特性測定部
542‧‧‧電源供給部
550‧‧‧電源電流測定部
551‧‧‧電流檢測部
552‧‧‧發送資料生成部
553‧‧‧資料發送部
500‧‧‧電容器
501‧‧‧第1電極層
502‧‧‧介電體層
503‧‧‧第2電極層
510‧‧‧絕緣體層
圖1是表示本發明的一個實施形態的測試系統400的構成例的概略圖。
圖2是表示測試用基板110的單位元胞111-1、以及半導體晶圓300的半導體晶片310-1的剖面的一例的示圖。
圖3是表示CMOS電路330的電路構成的一例的概略圖。
圖4是表示測試電路130的功能構成例的方塊圖。
圖5是表示電源電流測定部550的功能構成例的方塊圖。
圖6是表示本發明的一個實施形態的測試系統401的構成例的概略圖。
圖7是表示測試用基板140的單位元胞111-1、以及半導體晶圓300的半導體晶片310-1的剖面的一例的示圖。
10‧‧‧控制裝置
100‧‧‧測試用晶圓單元
110‧‧‧測試用基板
111、111-1、111-2‧‧‧單位元胞
130、130-1、130-2‧‧‧測試電路
300‧‧‧半導體晶圓
310、310-1、310-2‧‧‧半導體晶片
330、330-1、330-2‧‧‧CMOS電路

Claims (11)

  1. 一種測試用單元，與半導體晶圓上的半導體晶片電性連接，此測試用單元包括：測試用基板，為上述半導體晶圓的上表面的至少一部分相對向的形狀，並且與上述半導體晶圓相對向而配置；電源供給端子，於上述測試用基板上，與上述半導體晶片的電源輸入端子電性連接；以及電流檢測部，於上述測試用基板上，對經由上述電源供給端子而供給至上述半導體晶片的靜止電流進行檢測。
  2. 如申請專利範圍第1項所述之測試用單元，更包括：發送資料生成部，其設置於上述測試用基板上，生成與上述電流檢測部所檢測出的上述靜止電流的值相對應的數位資料；以及資料發送部，其設置於上述測試用基板上，將上述發送資料生成部所生成的上述數位資料發送至上述測試用單元的外部。
  3. 如申請專利範圍第2項所述之測試用單元，其中上述發送資料生成部生成與上述電流檢測部所檢測出的上述靜止電流的電流值是否在規定範圍內的判定結果相對應的上述數位資料。
  4. 如申請專利範圍第1項所述之測試用單元，更包括：電容器，其形成於上述測試用基板上，且設置在上述電源供給端子與基準電位之間。
  5. 如申請專利範圍第4項所述之測試用單元，其中 上述電容器是在上述測試用基板上設置於形成有測試電路的面的背面上。
  6. 如申請專利範圍第5項所述之測試用單元，其中上述電容器具有在與上述測試用基板的面相垂直的方向上依序積層的第1電極層、介電體層以及第2電極層。
  7. 如申請專利範圍第6項所述之測試用單元，其中於上述測試用基板上，形成有以覆蓋上述電容器且露出上述電源供給端子的方式所設置的絕緣層。
  8. 如申請專利範圍第1項所述之測試用單元，其中上述測試用單元是與半導體晶圓上所形成的多個上述半導體晶片電性連接的晶圓單元；上述測試用基板與上述半導體晶圓相對向而配置；上述電源供給端子於上述測試用基板上對於各個上述半導體晶片而至少各設置一個，並與各自對應的上述半導體晶片的電源輸入端子電性連接；上述電流檢測部於上述測試用基板上對於各個上述半導體晶片而至少各設置一個，用來檢測經由各個上述電源供給端子而供給至上述半導體晶片的靜止電流。
  9. 如申請專利範圍第8項所述之測試用單元，更包括：測試電路，於上述測試用基板上對於各個上述半導體晶片而至少各設置一個，產生具有規定的邏輯圖案的測試信號；以及時序產生部，使各個上述測試電路所產生的測試信號間的邏輯值發生變化的邊緣時序不相同。
  10. 一種測試系統，對半導體晶圓上的半導體晶片進行測試，此測試系統包括：測試用單元，與上述半導體晶片電性連接；以及控制裝置，控制上述測試用單元，上述測試用單元包括：測試用基板，為上述半導體晶圓的上表面的至少一部分相對向的形狀，並且與上述半導體晶圓相對向而配置；電源供給端子，於上述測試用基板上，與上述半導體晶片的電源輸入端子電性連接；以及電流檢測部，於上述測試用基板上，對經由上述電源供給端子而供給至上述半導體晶片的靜止電流進行檢測。
  11. 一種測試系統，對半導體晶圓上所形成的多個半導體晶片進行測試，此測試系統包括：測試用單元，為上述半導體晶圓的上表面的至少一部分相對向的形狀，並且與上述半導體晶圓上所形成的上述多個半導體晶片電性連接；以及控制裝置，控制上述測試用單元，上述測試用單元包括：測試用基板，與上述半導體晶圓相對向而配置；多個電源供給端子，於上述測試用基板上對於上述多個半導體晶片的每一個而至少各設置一個，並與各自對應的半導體晶片的電源輸入端子電性連接；以及多個電流檢測部，於上述測試用基板上對於上述多個半導體晶片的每一個而至少各設置一個，用來檢測經由上述多個電源供給端子的每一個而供給至上述半導體晶片的靜止電流。
TW098118029A 2008-05-30 2009-06-01 測試用單元以及測試系統 TWI393200B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2008/060079 WO2009144828A1 (ja) 2008-05-30 2008-05-30 試験用ウエハユニットおよび試験システム
PCT/JP2009/002370 WO2009144948A1 (ja) 2008-05-30 2009-05-28 試験用ユニットおよび試験システム

Publications (2)

Publication Number Publication Date
TW200952107A TW200952107A (en) 2009-12-16
TWI393200B true TWI393200B (zh) 2013-04-11

Family

ID=41376727

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098118029A TWI393200B (zh) 2008-05-30 2009-06-01 測試用單元以及測試系統

Country Status (3)

Country Link
JP (1) JPWO2009144948A1 (zh)
TW (1) TWI393200B (zh)
WO (2) WO2009144828A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109167B2 (en) 2000-06-02 2006-09-19 Bracco International B.V. Compounds for targeting endothelial cells, compositions containing the same and methods for their use
US8384411B2 (en) * 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
CN110634840B (zh) 2019-09-24 2021-08-20 京东方科技集团股份有限公司 检测基板及其制备方法、检测装置和检测方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518701B (en) * 2000-04-19 2003-01-21 Samsung Electronics Co Ltd Interface board and method for testing semiconductor integrated circuit device by using the interface board
TW200816341A (en) * 2006-06-22 2008-04-01 Sharp Kk Semiconductor device, semiconductor device testing method, and probe card

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1144709A (ja) * 1997-07-29 1999-02-16 Texas Instr Japan Ltd プローブカード
JP3135888B2 (ja) * 1997-10-20 2001-02-19 松下電器産業株式会社 バーンイン検査方法
JPH11274252A (ja) * 1998-03-19 1999-10-08 Mitsubishi Electric Corp 半導体装置の検査装置及びその検査方法
JP2000074986A (ja) * 1998-08-31 2000-03-14 Ando Electric Co Ltd デバイス試験装置
JP4416310B2 (ja) * 2000-11-20 2010-02-17 株式会社アドバンテスト 電子デバイスの試験装置
JP2007240376A (ja) * 2006-03-09 2007-09-20 Matsushita Electric Ind Co Ltd 半導体集積回路の静止電源電流検査方法および装置
US7557592B2 (en) * 2006-06-06 2009-07-07 Formfactor, Inc. Method of expanding tester drive and measurement capability

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518701B (en) * 2000-04-19 2003-01-21 Samsung Electronics Co Ltd Interface board and method for testing semiconductor integrated circuit device by using the interface board
TW200816341A (en) * 2006-06-22 2008-04-01 Sharp Kk Semiconductor device, semiconductor device testing method, and probe card

Also Published As

Publication number Publication date
WO2009144948A1 (ja) 2009-12-03
WO2009144828A1 (ja) 2009-12-03
JPWO2009144948A1 (ja) 2011-10-06
TW200952107A (en) 2009-12-16

Similar Documents

Publication Publication Date Title
US7977962B2 (en) Apparatus and methods for through substrate via test
US7105856B1 (en) Test key having a chain circuit and a kelvin structure
KR102163707B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법
US7965095B2 (en) Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device
TWI299791B (en) Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits
TWI583961B (zh) 具回授測試功能之探針模組(一)
US20060152244A1 (en) System and method for testing devices utilizing capacitively coupled signaling
JP4246835B2 (ja) 半導体集積装置
JP4299760B2 (ja) 半導体装置のテスト方法
TW510010B (en) Semiconductor integrated circuit testing system and method
WO2010073624A1 (ja) 半導体装置およびそのテスト方法
TWI393200B (zh) 測試用單元以及測試系統
JP2011196813A (ja) 半導体集積回路のテスト方法、および、テストシステム
TW200416957A (en) Semiconductor integrated circuit device
KR101420174B1 (ko) 제거 가능한 본드 패드 확장을 포함하는 회로 장치
TW201412205A (zh) 電性連接組件及其檢測方法
JP4262996B2 (ja) 半導体装置
KR20170046344A (ko) 반도체 장치 및 이를 포함하는 반도체 패키지
JP2004259750A (ja) 配線基板、接続配線基板及びその検査方法、電子装置及びその製造方法、電子モジュール並びに電子機器
US7898279B2 (en) Circuit for multi-pads test
TWI260723B (en) Test key having a chain circuit and a Kelvin structure
US20080218495A1 (en) Circuit capable of selectively operating in either an inspecting mode or a driving mode for a display
JP7392533B2 (ja) 検査システム
CN209822634U (zh) 晶圆测试电路单元及晶圆测试电路、晶圆
TW202339160A (zh) 半導體裝置及半導體裝置的測試方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees