JP2020085476A - 半導体装置、表示ドライバ及び表示装置 - Google Patents

Abstract

【課題】バンプ及び電極間の実装抵抗を評価する。【解決手段】表示装置は、透明基板に形成された表示パネルと表示パネルを駆動する表示ドライバを備える。表示ドライバの接続面に多数のバンプが形成される一方で透明基板の対応する位置に多数の電極が形成され、ＣＯＧ実装により表示ドライバ側の各バンプと透明基板側の各電極との導通を得る。表示ドライバの接続面に、信号伝送用のバンプとは別に第１評価用バンプ（ＴＡ［ｉ］）及び第２評価用バンプ（ＴＢ［ｉ］）を設け、且つ、透明基板には、それらに対応する位置に評価用電極（ＥＬ［ｉ］）を設けておく。ＣＯＧ実装後、表示ドライバに設けられた抵抗値評価回路（１４０ａ）は、評価用電極を介した第１評価用バンプ及び第２評価用バンプ間の抵抗値（ＲＡ［ｉ］＋ＲＢ［ｉ］）に応じた評価信号（ＤＥＴ［ｉ］）を生成する。【選択図】図１１

Description

本発明は、半導体装置、表示ドライバ及び表示装置に関する。

透明基板に形成された表示パネルを有する表示装置においては、表示ドライバが、ベアチップとも称させるＩＣチップとして構成されることも多い。この場合、表示ドライバの接続面に多数のバンプが形成される一方で、透明基板の実装面上の対応する位置に多数の電極が形成される。そして、表示ドライバの接続面を透明基板の実装面に対向させ且つ所定の位置合わせを行った後、透明基板及び表示ドライバ間に異方性導電膜（Anisotropic Conductive Film）を挟んでそれらを接着し、これによって表示ドライバ側の各バンプと透明基板側の各電極との導通を得る。

このような実装は、一般にＣＯＧ（Chip on Glass）実装と称される。また、バンプ及び電極間に生じる接触抵抗は実装抵抗と称される。

特開２０１１−１３３８９号公報

実装抵抗の抵抗値は、例えば数Ω以下又は数１０Ω以下となることが期待されるが、ＣＯＧ実装時における接合不良により実装抵抗が過大となることが有りえる。また、経年劣化により実装抵抗が増大していくおそれもある。実装抵抗が大きくなりすぎると、表示ドライバ及び透明基板間の信号伝送に支障が生じて、適切な表示を行えなくなるおそれがある。実装抵抗を評価することができれば、その結果に基づき警告処理を行うことができるなど、様々な利点が生まれる。

尚、ここでは、説明の具体化のため、表示装置、透明基板及びＣＯＧ実装に注目して実装抵抗に関わる事情を説明したが、同様の事情は、表示装置、透明基板及びＣＯＧ実装に限定されずに存在する。

本発明は、実装抵抗の評価に資する半導体装置、並びに、当該半導体装置を利用した表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る半導体装置は、信号用バンプ群が形成された接続面を有する装置であって、且つ、前記接続面に対向配置されるべき対象基板上の信号用電極群と前記信号用バンプ群とを介して前記対象基板に対し信号を送信可能な半導体装置において、前記信号用バンプ群とは別に前記接続面上で互いに離間して配置された第１評価用バンプ及び第２評価用バンプから成る評価用バンプ対と、抵抗値評価回路と、を備え、前記接続面に前記対象基板が対向配置されて前記信号用電極群と前記信号用バンプ群とが導通された基準状態において、前記対象基板上の評価用電極が前記評価用バンプ対と接触し、前記抵抗値評価回路は、前記基準状態において、前記評価用電極を介した前記第１評価用バンプ及び前記第２評価用バンプ間の抵抗値に応じた評価信号を生成することを特徴とする。

具体的には例えば、前記半導体装置に関し、前記抵抗値評価回路は、前記基準状態において、前記第１評価用バンプと前記評価用電極との間に生じる第１実装抵抗及び前記第２評価用バンプと前記評価用電極との間に生じる第２実装抵抗の抵抗値の和に応じ、前記評価信号を生成すると良い。

より具体的には例えば、前記半導体装置に関し、前記抵抗値評価回路は、前記抵抗値の和が比較的小さいときに第１論理値を有する前記評価信号を生成し、前記抵抗値の和が比較的大きいときに第２論理値を有する前記評価信号を生成すると良い。

更に具体的には例えば、前記半導体装置は、前記第２論理値を有する前記評価信号が生成されたときにおいて当該半導体装置の外部に対し所定のエラー信号を送信すると良い。

また例えば、前記半導体装置において、前記抵抗値評価回路は、前記評価用電極を介して接続される前記第１評価用バンプ及び前記第２評価用バンプと１以上の評価用抵抗との直列回路に対して所定の直流電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に生じる電圧に基づき、前記評価信号を生成すると良い。

この際例えば、前記半導体装置において、前記抵抗値評価回路は、前記第１評価用バンプに一端が接続された第１評価用抵抗と、前記第２評価用バンプに一端が接続された第２評価用抵抗と、を備え、前記第１評価用抵抗の他端と前記第２評価用抵抗の他端との間に前記直流電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に生じる電圧に基づき、前記評価信号を生成すると良い。

また例えば、前記半導体装置において、前記抵抗値評価回路は、前記第１評価用バンプ及び前記第２評価用バンプ間に電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に流れる電流に応じ、前記評価信号を生成しても良い。

また例えば、前記半導体装置において、前記評価用バンプ対として複数の評価用バンプ対が設けられ、前記基準状態において、前記対象基板上の複数の評価用電極が前記複数の評価用バンプ対と夫々に接触し、前記抵抗値評価回路は、前記基準状態において、互いに接触し合う前記評価用電極と前記評価用バンプ対の組ごとに、前記評価信号を生成しても良い。

この際例えば、前記半導体装置において、前記抵抗値評価回路として複数の抵抗値評価回路が設けられ、各評価用バンプ対に対して１つの抵抗値評価回路が割り当てられ、各抵抗値評価回路は、対応する前記評価用バンプ対についての前記評価信号を生成しても良い。

また例えば、前記半導体装置において、前記複数の評価用バンプ対は第１評価用バンプ対及び第２評価用バンプ対を含み、前記接続面において、前記第１評価用バンプ対と前記第２評価用バンプ対との間に、前記信号用バンプ群を構成する１以上の信号用バンプが配置されても良い。

或いは例えば、前記複数の評価用バンプ対は前記接続面の第１位置〜第４位置に配置される第１評価用バンプ対〜第４評価用バンプ対を含み、前記接続面において、前記第１位置〜第４位置を結んで形成される矩形上又は矩形内に前記信号用バンプ群を構成する１以上の信号用バンプが配置されても良い。

本発明に係る表示ドライバは、透明基板に形成される表示パネルを駆動する、前記半導体装置による表示ドライバであって、前記対象基板は、前記透明基板であり、前記表示ドライバは、前記基準状態において、前記信号用バンプ群と前記透明基板上の前記信号用電極群とを介し、前記表示パネルでの表示内容を定める信号を送信することを特徴とする。

本発明に係る表示ドライバは、前記表示ドライバと、前記表示パネルが形成された前記透明基板と、を備えたことを特徴とする。

本発明によれば、実装抵抗の評価に資する半導体装置、並びに、当該半導体装置を利用した表示ドライバ及び表示装置を提供することが可能となる。

本発明の第１実施形態に係る表示装置の構成図である。 本発明の第１実施形態に係る表示ドライバの外観斜視図である。 本発明の第１実施形態に係り、表示ドライバと、Ｘ軸、Ｙ軸及びＺ軸との関係を示す図である。 本発明の第１実施形態に係り、表示ドライバの接続面におけるバンプの配列を示す図である。 本発明の第１実施形態に係り、１つの評価用バンプ対の構成を示す図である。 本発明の第１実施形態に係り、ＣＯＧ実装によりバンプと電極が接続される様子を示す図である。 本発明の第１実施形態に係り、透明基板に対し、評価用バンプ対ごとに評価用電極が設けられる様子を示す図である。 本発明の第１実施形態に係り、ＣＯＧ実装により評価用バンプと評価用電極が接続される様子を示す図である。 本発明の第１実施形態に係り、実装抵抗の評価に関わる部位のブロック図である。 本発明の第１実施形態に係り、２つの評価用バンプと評価用電極との間に生じる実装抵抗を示す図である。 本発明の第１実施形態に係り、抵抗値評価回路の構成例を示す図である。 本発明の第１実施形態に係り、実装抵抗の評価タイミングの説明図である。 本発明の第２実施形態に係り、抵抗値評価回路の構成例を示す図である。 本発明の第２実施形態に係り、抵抗値評価回路の他の構成例を示す図である。 本発明の第５実施形態に係り、２つの評価用バンプ対の配置例を示す図である。 本発明の第５実施形態に係り、４つの評価用バンプ対の配置例を示す図である。 本発明の第５実施形態に係り、１つの評価用バンプ対を形成する２つの評価用バンプの並び方向を示す図である。 本発明の第５実施形態に係り、表示ドライバのＩＣチップに生じ得る撓みを示す図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“ＣＨＫ［０］”によって参照される評価用バンプ対は、評価用バンプ対ＣＨＫ［０］と表記されることもあるし、バンプ対ＣＨＫ［０］と略記されることもあり得るが、それらは全て同じものを指す。

まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。ラインと配線は同義である。ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係る表示装置１の構成図である。表示装置１は、表示ドライバ１０と、表示パネル１１と、透明基板１２と、ＭＰＵ（Micro Processing Unit）１３と、プリント基板１４と、接続部品１５と、を備える。

透明基板１２は、例えばガラス基板である。表示パネル１１は、透明基板１２に形成され、表示ドライバ１０からの信号に応じた画像を表示する。ここでは、表示装置１は液晶表示装置であると考える。この場合、表示パネル１１は液晶パネルである。

表示ドライバ１０は、透明基板１２上に実装される半導体集積回路から成る半導体装置であって、表示パネル１１に対し必要な信号を供給することで表示パネル１１を駆動する。表示パネル１１の駆動方式は任意であり、例えばパッシブ方式でもアクティブ方式でも良い。

ＭＰＵ１３はプリント基板１４上に実装される。プリント基板１４上には、ＭＰＵ１３に加えて他の様々な回路（電源回路等）が実装されうるが、図１では、ＭＰＵ１３だけ示している。接続部品１５はプリント基板１４及び透明基板１２間を接続する部品であり、例えばフレキシブル基板にて構成される。接続部品１５を介し、ＭＰＵ１３及び表示ドライバ１０間の双方向通信が可能となっている。また、表示ドライバ１０の駆動電圧を含め、透明基板１２に供給されるべき電源電圧は、プリント基板１４から接続部品１５を通じ、透明基板１２に供給されて良い。

表示装置１においては、ＭＰＵ１３から表示ドライバ１０に対し接続部品１５を介して画像データが供給され、表示ドライバ１０が該画像データに応じた画像信号を表示パネル１１に供給することで表示パネル１１にて画像が表示される。画像データは表示パネル１１の表示内容を指定するデータである。画像データに応じた画像信号が表示パネル１１に供給されるので、画像信号は表示パネル１１の表示内容（換言すれば、表示パネル１１の表示画像）を指定する信号であると言える。

表示ドライバ１０は、透明基板１２に対してＣＯＧ（Chip on Glass）実装されるＩＣチップとして構成されている。図２に示す如く、表示ドライバ１０は平面視において長方形の外形を有する。図３に示す如く、互いに原点Ｏにて直交し合うＸ軸、Ｙ軸及びＺ軸を想定し、表示ドライバ１０の形状について説明する。尚、Ｘ軸及びＹ軸に平行な平面をＸＹ面と称する。表示ドライバ１０はＺ軸に沿った厚みを有するＩＣチップであり、そのＩＣチップが有する、ＸＹ面に平行な２面の内、一方を面は接続面Ｐ１と称される。接続面Ｐ１には多数のバンプが形成される（図２及び図３ではバンプを図示せず）。接続面Ｐ１は長方形の外形を有し、接続面Ｐ１の中心に原点Ｏをとる。接続面Ｐ１の外形としての長方形において、長辺はＹ軸に平行であって且つ短辺はＸ軸に平行である。

図４に、表示ドライバ１０の接続面Ｐ１におけるバンプの配列を示す。バンプは、金などを含んで構成される突起状の接続電極である。接続面Ｐ１には、Ｙ軸方向に並ぶ多数のバンプから成るバンプ列が２つ形成されている。２つのバンプ列の内、Ｘ軸の負側領域に配置されるバンプ列はバンプ列１１０であり、Ｘ軸の正側領域に配置されるバンプ列はバンプ列１２０である。

バンプ列１１０において、Ｙ軸の正側領域内に位置する一方の端にはダミーバンプＤＭＹ［０］が配置され、Ｙ軸の負側領域内に位置する他方の端にはダミーバンプＤＭＹ［１］が配置される。バンプ列１１０において、ダミーバンプＤＭＹ［０］に隣接して評価用バンプ対ＣＨＫ［０］が形成され、ダミーバンプＤＭＹ［１］に隣接して評価用バンプ対ＣＨＫ［１］が形成される。そして、バンプ列１１０において、評価用バンプ対ＣＨＫ［０］と評価用バンプ対ＣＨＫ［１］との間に複数のバンプから成るバンプブロック１１１が配置される。即ち、バンプ列１１０では、ダミーバンプＤＭＹ［０］からダミーバンプＤＭＹ［１］に向けて、ダミーバンプＤＭＹ［０］、評価用バンプ対ＣＨＫ［０］、バンプブロック１１１、評価用バンプ対ＣＨＫ［１］、ダミーバンプＤＭＹ［１］が、この順番でＹ軸方向に沿って配列されている。

バンプ列１２０において、Ｙ軸の正側領域内に位置する一方の端にはダミーバンプＤＭＹ［３］が配置され、Ｙ軸の負側領域内に位置する他方の端にはダミーバンプＤＭＹ［２］が配置される。バンプ列１２０において、ダミーバンプＤＭＹ［３］に隣接して評価用バンプ対ＣＨＫ［３］が形成され、ダミーバンプＤＭＹ［２］に隣接して評価用バンプ対ＣＨＫ［２］が形成される。そして、バンプ列１２０において、評価用バンプ対ＣＨＫ［３］と評価用バンプ対ＣＨＫ［２］との間に複数のバンプから成るバンプブロック１２１が配置される。即ち、バンプ列１２０では、ダミーバンプＤＭＹ［３］からダミーバンプＤＭＹ［２］に向けて、ダミーバンプＤＭＹ［３］、評価用バンプ対ＣＨＫ［３］、バンプブロック１２１、評価用バンプ対ＣＨＫ［２］、ダミーバンプＤＭＹ［２］が、この順番でＹ軸方向に沿って配列されている。

バンプ対ＣＨＫ［０］の配置位置とバンプ対ＣＨＫ［１］の配置位置とは、Ｘ軸に関して線対称の関係にあり、バンプ対ＣＨＫ［２］の配置位置とバンプ対ＣＨＫ［３］の配置位置とは、Ｘ軸に関して線対称の関係にある。更に、バンプ対ＣＨＫ［０］の配置位置とバンプ対ＣＨＫ［３］の配置位置とは、Ｙ軸に関して線対称の関係にあり、バンプ対ＣＨＫ［１］の配置位置とバンプ対ＣＨＫ［２］の配置位置とは、Ｙ軸に関して線対称の関係にある。故に、バンプ対ＣＨＫ［０］の配置位置とバンプ対ＣＨＫ［２］の配置位置とは、原点Ｏに関して点対称の関係にあり、バンプ対ＣＨＫ［１］の配置位置とバンプ対ＣＨＫ［３］の配置位置とは、原点Ｏに関して点対称の関係にある。

評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］の夫々は、一対の評価用バンプであって、第１評価用バンプ及び第２評価用バンプから構成される。評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］は互いに同じ構成を有しており、評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］の内の任意の何れかを、整数ｉを用いて “ＣＨＫ［ｉ］”にて参照する。更に、図５に示す如く、評価用バンプ対ＣＨＫ［ｉ］を形成する第１評価用バンプ、第２評価用バンプを、夫々、符号“ＴＡ［ｉ］”、“ＴＢ［ｉ］”にて参照する。評価用バンプ対ＣＨＫ［ｉ］において、第１評価用バンプＴＡ［ｉ］及び第２評価用バンプＴＢ［ｉ］はＹ軸方向に沿って互いに離間して配置されており、後述の如くＣＯＧ実装される前においては、バンプＴＡ［ｉ］及びＴＢ［ｉ］間は互いに絶縁されている。

バンプブロック１１１及び１２１を構成する複数のバンプの中に、上記画像信号を伝送するための信号用バンプが含まれる他、表示ドライバ１０の駆動電圧を受けるための電源用バンプ、表示ドライバ１０及びＭＰＵ１３間の双方向通信を実現するための通信用バンプなど、必要なバンプが含まれる。

表示ドライバ１０は、ベアチップとも称される形態のＩＣチップであって、上述の如く透明基板１２に対してＣＯＧ実装される。図６にＣＯＧ実装の様子を示す。表示ドライバ１０の接続面Ｐ１に形成された各バンプに導通されるべき電極が、複数、透明基板１２には設けられている。透明基板１２に設けられる電極はＩＴＯ (Indium-tin-oxide) 等にて構成された透明電極であって良い。ここでは説明の具体化のため、表示ドライバ１０に形成される信号用バンプが第１の信号用バンプ〜第２００の信号用バンプから成る信号用バンプ群を含むと考える。この場合、透明基板１２の実装面には信号用電極群が形成され、この信号用電極群は、第１の信号用バンプ〜第２００の信号用バンプと１対１で導通されるべき第１の信号用電極〜第２００の信号用電極を含む。

そして、表示ドライバ１０の接続面Ｐ１を透明基板１２の実装面に対向させ且つ所定の位置合わせを行った後、透明基板１２の実装面と表示ドライバ１０の接続面Ｐ１との間に異方性導電膜（Anisotropic Conductive Film:以下ＡＣＦと称する）を挟んでそれらを接着する。ＡＣＦは、厚さが数１０μｍ程度の絶縁性の接着フィルムの中に、導電性の微粒子を分散させたものである。ＡＣＦを表示ドライバ１０としてのＩＣチップと透明基板１２との間に挟んで加熱及び加圧する。これにより、導電性の微粒子が、互いに対応するバンプ及び電極間に挟み込まれて、それらを導通させる（但し、図６では、図示の煩雑化防止のため、導電性の微粒子が挟み込まれる様子は図示せず；後述の図８でも同様）。

上記接着によるＣＯＧ実装後の状態を、便宜上、基準状態と称する。例えば、表示パネル１１は第１〜第２００の画素を含む。表示ドライバ１０から表示パネル１１に対し第ｊの信号用バンプ及び第ｊの信号用電極を介して第ｊの画像信号が伝送され、第ｊの画像信号に基づき第ｊの画素の表示内容が制御される（ここでｊは整数）。基準状態においては、第１の信号用バンプ〜第２００の信号用バンプが、夫々、第１の信号用電極〜第２００の信号用電極と導通することになる。

バンプ及び電極間をＣＯＧ実装により接続したときにバンプ及び電極間に生じる接触抵抗は、実装抵抗と称される。実装抵抗の抵抗値は、例えば数Ω以下又は数１０Ω以下となることが期待されるが、ＣＯＧ実装時における接合不良により実装抵抗が過大となることが有りえる。また、経年劣化により実装抵抗が増大していくおそれもある。信号用バンプ及び信号用電極間の実装抵抗の抵抗値が大きすぎると信号伝送に支障が生じる。

そこで、表示装置１には、表示ドライバ１０及び透明基板１２間の実装抵抗を評価するための実装抵抗評価機能が設けられている。この実装抵抗評価機能の実現のために、図７に示す如く、透明基板１２の実装面において、評価用バンプ対ごとに、評価用バンプ対に対向する位置に評価用電極が設けられている。評価用バンプ対ＣＨＫ［ｉ］に対向する位置に設けられた評価用電極を符号“ＥＬ［ｉ］”にて参照する。そうすると、透明基板１２の実装面には、評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］に対向する４つの位置に評価用電極ＥＬ［０］〜ＥＬ［３］が設けられることになる。図７は、評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］と評価用電極ＥＬ［０］〜ＥＬ［３］との関係を模式的に示した図である。

図８に、１つの評価用バンプ対ＣＨＫ［ｉ］と、対応する評価用電極ＥＬ［ｉ］とがＣＯＧ実装により接触及び導通される様子を示す。信号用バンプ及び信号用電極間と同様に、ＣＯＧ実装により評価用バンプ対ＣＨＫ［ｉ］及び評価用電極ＥＬ［ｉ］間がＡＣＦを挟んで接合され、基準状態においては、評価用バンプ対ＣＨＫ［ｉ］及び評価用電極ＥＬ［ｉ］間が互いに接触及び導通する。ここで、ＸＹ面において、評価用電極ＥＬ［ｉ］は評価用バンプＴＡ［ｉ］及びＴＢ［ｉ］の大きさの合計よりも大きく、基準状態においては、評価用バンプＴＡ［ｉ］及びＴＢ［ｉ］が共に評価用電極ＥＬ［ｉ］に接触及び導通することになる。

尚、１つの評価用バンプ対ＣＨＫ［ｉ］に接触する評価用電極ＥＬ［ｉ］は複数の電極にて構成されていても良い。即ち例えば、透明基板１２の実装面において、評価用バンプＴＡ［ｉ］に対応する位置に第１電極を配置すると共に評価用バンプＴＢ［ｉ］に対応する位置に第１電極とは分離した第２電極を配置し、それら第１及び第２電極にて評価用電極ＥＬ［ｉ］を構成しても良い。但し、この場合、第１及び第２電極は透明基板１２内の配線を介し電気的に接続されるものとする。

また、透明基板１２において、ダミーバンプＤＭＹ［０］〜ＤＭＹ［３］に対向する位置には電極が設けられず、基準状態において、ダミーバンプＤＭＹ［０］〜ＤＭＹ［３］は開放状態となる（即ち何れの回路及び配線にも電気的に接続されていない状態となる）。以下では、特に記述無き限り、表示ドライバ１０と透明基板１２とが基準状態にて接続されているものとする。

図９に、表示ドライバ１０の内、実装抵抗評価機能の実現に関わる部分のブロック図を示す。表示ドライバ１０は、評価用バンプ対ごとに設けられた計４つの抵抗値評価回路１４０と、抵抗値評価回路１４０を制御する制御回路１５０と、通信用ＩＦ１６０と、を備える。制御回路１５０には、各種データを一時的に保存するためのレジスタＲＧが設けられる。評価用バンプ対ＣＨＫ［ｉ］に対応する抵抗値評価回路１４０は特に符号“１４０［ｉ］”にて参照されることがある。表示ドライバ１０としてのＩＣチップにおいて、評価回路１４０は対応する評価用バンプ対の直下又は近傍に形成されると良く、これによって配線の引き回し量を少なくすることができる。

評価回路１４０［ｉ］は、第１評価用バンプＴＡ［ｉ］及び第２評価用バンプＴＢ［ｉ］に接続され、評価用電極ＥＬ［ｉ］を介したバンプＴＡ［ｉ］及びＴＢ［ｉ］間の抵抗値に応じた評価信号ＤＥＴ［ｉ］を生成して制御回路１５０に出力する。但し、制御信号１５０は、評価回路１４０［０］〜１４０［３］に対して個別にローレベル又はハイレベルのイネーブル信号を出力し、評価回路１４０［ｉ］は、ハイレベルのイネーブル信号が入力された場合に限り、バンプＴＡ［ｉ］及びＴＢ［ｉ］間の抵抗値に応じた評価信号ＤＥＴ［ｉ］の生成及び出力を行うと良い。評価回路１４０［ｉ］に対するイネーブル信号を符号“ＥＮ［ｉ］”にて表す。

表示ドライバ１０及びＭＰＵ１３間の双方向通信の形態は任意であるが、ここでは、ＳＰＩ（Serial Peripheral Interface）による通信が表示ドライバ１０及びＭＰＵ１３間で行われるものとする。通信用ＩＦ１６０は、制御回路１５０の制御の下、通信用端子を介してＭＰＵ１３とＳＰＩによる双方向通信を行う。通信用端子は、上記の通信用バンプにて構成され、クロック信号を受けるための外部端子ＳＣＫ、ＭＰＵ１３からの信号を受けるための外部端子ＳＤＩ及びＭＰＵ１３へ信号を送るための外部端子ＳＤＯを含む。詳細は後述されるが、表示ドライバ１０は、上記の実装抵抗が比較的高いと判断されるときに所定のエラー信号をＭＰＵ１３に伝達することができる。

抵抗値評価回路１４０［０］〜１４０［３］の構成及び動作は互いに同じであるため、抵抗値評価回路１４０［０］〜１４０［３］の１つである抵抗値評価回路１４０［ｉ］に注目して、抵抗値評価回路１４０［ｉ］の構成及び動作並びに評価信号ＤＥＴ［ｉ］の意義を説明する。

図１０を参照する。表示ドライバ１０が透明基板１２に対してＣＯＧ実装されたとき、評価用バンプＴＡ［ｉ］と評価用電極ＥＬ［ｉ］との間には実装抵抗ＲＡ［ｉ］が生じ且つ評価用バンプＴＢ［ｉ］と評価用電極ＥＬ［ｉ］との間には実装抵抗ＲＢ［ｉ］が生じることになる。評価回路１４０［ｉ］は、実装抵抗ＲＡ［ｉ］及びＲＢ［ｉ］の抵抗値の和（以下、抵抗値和Ｒ_ＳＵＭ［ｉ］と称する）に応じた評価信号ＤＥＴ［ｉ］を生成することができる。

具体的には、評価回路１４０［ｉ］は、抵抗値和Ｒ_ＳＵＭ［ｉ］が比較的小さいときには第１論理値を有する評価信号ＤＥＴ［ｉ］を生成し、抵抗値和Ｒ_ＳＵＭ［ｉ］が比較的大きいときには第２論理値を有する評価信号ＤＥＴ［ｉ］を生成する。換言すれば、評価回路１４０［ｉ］は、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより小さいとき、所定の判定抵抗値Ｒ_ＴＨより大きいとき、夫々、第１論理値を有する評価信号ＤＥＴ［ｉ］、第２論理値を有する評価信号ＤＥＴ［ｉ］を生成する。ちょうど“Ｒ_ＳＵＭ［ｉ］＝Ｒ_ＴＨ”が成立するときには、評価信号ＤＥＴ［ｉ］は第１又は第２論理値を有する。生成された評価信号ＤＥＴ［ｉ］は制御回路１５０に出力される。例えば、信号用バンプ及び信号用電極間の実装抵抗の抵抗値が１ｋΩ程度まで大きくなったときに、評価信号ＤＥＴ［ｉ］が第２論理値を有するように、判定抵抗値Ｒ_ＴＨが設定される。

信号用バンプ及び信号用電極間の実装抵抗の真値は不明であるが、抵抗値和Ｒ_ＳＵＭ［ｉ］が比較的小さいときには信号用バンプ及び信号用電極間の実装抵抗も比較的小さいと予想され、経年劣化等の影響により抵抗値和Ｒ_ＳＵＭ［ｉ］が比較的大きくなっているときには信号用バンプ及び信号用電極間の実装抵抗も比較的大きくなっていると予想される。これを考慮し、表示ドライバ１０では、抵抗値和Ｒ_ＳＵＭ［ｉ］を評価し、抵抗値和Ｒ_ＳＵＭ［ｉ］が比較的大きいときにエラー信号を送信するようにしている。

図１１に、抵抗値評価回路１４０［ｉ］の構成の一例である抵抗値評価回路１４０ａを示す。評価回路１４０ａは、トランジスタＭ１〜Ｍ９、抵抗Ｒ１〜Ｒ５、並びに、インバータ回路ＩＮＶ１及びＩＮＶ２を備える。評価回路１４０ａにおいて、高電圧側の電源ラインＬＮ１に対して正側の電源電圧ＶＤＤが印加され、低電圧側の電源ラインＬＮ２に対して負側の電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは０Ｖの基準電位を有していて良い。電源ラインＬＮ２から見て所定の正の直流電圧ＶＤＤが電源ラインＬＮ１に加わる。トランジスタＭ１、Ｍ２、Ｍ５及びＭ７〜Ｍ９は、Ｐチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成され、トランジスタＭ３、Ｍ４及びＭ６はＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＭ１〜Ｍ４及び抵抗Ｒ５によりオフセット付きの比較器１４１が構成される。

ラインＬＮ１に対して、トランジスタＭ１、Ｍ２、Ｍ５及びＭ７〜Ｍ９の各ソースが共通接続される。トランジスタＭ７のドレインは抵抗Ｒ１を介してノードＮＤ１に接続される。ノードＮＤ１は、評価用バンプＴＡ［ｉ］に接続されると共に、抵抗Ｒ３を介してトランジスタＭ４のゲートに接続される。トランジスタＭ３のゲートは抵抗Ｒ４を介してノードＮＤ２に接続される。ノードＮＤ２は、評価用バンプＴＢ［ｉ］に接続されると共に、抵抗Ｒ２を介してラインＬＮ２に接続される。

インバータ回路ＩＮＶ１の入力端にはイネーブル信号ＥＮ［ｉ］が入力され、インバータ回路ＩＮＶ１の出力端はインバータ回路ＩＮＶ２の入力端及びトランジスタＭ７のゲートに共通接続される。インバータ回路ＩＮＶ２の出力端はトランジスタＭ９のゲートに接続される。トランジスタＭ１のドレイン及びゲートと、トランジスタＭ２のゲートと、トランジスタＭ９のドレインと、トランジスタＭ３のドレインとは、互いに接続される。トランジスタＭ２、Ｍ４及びＭ８の各ドレインとトランジスタＭ５及びＭ６の各ゲートはラインＬＮ３にて互いに接続される。トランジスタＭ６のソースはラインＬＮ２に接続される。トランジスタＭ３及びＭ４のソースは互いに接続され且つ抵抗Ｒ５を介してラインＬＮ２に接続される。トランジスタＭ５及びＭ６の各ドレインはノードＮＤ３にて共通接続される。

図１１の如く構成された評価回路１４０ａにおいて、イネーブル信号ＥＮ［ｉ］がハイレベルであるときにはトランジスタＭ７がオンとなるため、抵抗Ｒ１（第１評価用抵抗）と、評価用バンプＴＡ［ｉ］及び評価用電極ＥＬ［ｉ］間に生じる実装抵抗ＲＡ［ｉ］と、評価用バンプＴＢ［ｉ］及び評価用電極ＥＬ［ｉ］間に生じる実装抵抗ＲＢ［ｉ］と、抵抗Ｒ２（第２評価用抵抗）との直列回路ＳＣａに対し、直流電圧ＶＤＤが印加されることになる。イネーブル信号ＥＮ［ｉ］がローレベルであるときにはトランジスタＭ７がオフとなるため、直列回路ＳＣａに対し直流電圧ＶＤＤは印加されない。故に、イネーブル信号ＥＮ［ｉ］がハイレベルとなる所定の評価区間においてのみ、ノードＮＤ１及びＮＤ２間に上記の抵抗値和Ｒ_ＳＵＭ［ｉ］に応じた電圧Ｖａが生じる。つまり、評価区間において抵抗値和Ｒ_ＳＵＭ［ｉ］を評価することが可能となる。電圧Ｖａは、ノードＮＤ２の電位から見たノードＮＤ１の電位を示す。

また、イネーブル信号ＥＮ［ｉ］がハイレベルであるときに限りトランジスタＭ８及びＭ９がオフとなることを通じて、ノードＮＤ３に有意な評価信号ＤＥＴ［ｉ］（即ち、抵抗値和Ｒ_ＳＵＭ［ｉ］に応じた評価信号ＤＥＴ［ｉ］）が現れる。

オフセット付きの比較器１４１は、イネーブル信号ＥＮ［ｉ］がハイレベルとなる評価区間において、電圧Ｖａが所定の判定電圧Ｖ_ＴＨより大きいとき、ラインＬＮ３の信号レベルをローレベルとすることでトランジスタＭ５、Ｍ６を夫々、オン状態、オフ状態とし、これによって、評価信号ＤＥＴ［ｉ］をハイレベルとする。
オフセット付きの比較器１４１は、イネーブル信号ＥＮ［ｉ］がハイレベルとなる評価区間において、電圧Ｖａが所定の判定電圧Ｖ_ＴＨより小さいとき、ラインＬＮ３の信号レベルをハイレベルとすることでトランジスタＭ５、Ｍ６を夫々、オフ状態、オン状態とし、これによって、評価信号ＤＥＴ［ｉ］をローレベルとする。
“Ｖａ＝Ｖ_ＴＨ”がちょうど成立するときには、評価信号ＤＥＴ［ｉ］はハイレベル及びローレベルの何れかとなる。

抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより大きいとき、評価区間において評価信号ＤＥＴ［ｉ］がハイレベルとなるように、且つ、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより小さいとき、評価区間において評価信号ＤＥＴ［ｉ］がローレベルとなるように、判定電圧Ｖ_ＴＨ並びに抵抗Ｒ１及びＲ２の抵抗値が設定されると良い。ここでは、評価信号ＤＥＴ［ｉ］において、ローレベルが第１論理値に相当し、ハイレベルが第２論理値に相当する（後述の第２実施形態においても同様）。尚、イネーブル信号ＥＮ［ｉ］がローレベルであるときには（即ち評価区間外では）評価信号ＤＥＴ［ｉ］が確実にローレベルとなるように、評価信号ＤＥＴ［ｉ］が伝送される配線をプルダウンしておくと良い（後述の第２実施形態においても同様）。

次に、図１２を参照して、抵抗値評価回路１４０［０］〜１４０［３］における実装抵抗の評価タイミングを説明する。表示ドライバ１０は、ＭＰＵ１３から供給された画像データを記憶するデータメモリ（不図示）を備え、ＭＰＵ１３から所定の表示オンコマンドを受信すると、データメモリに記憶された画像データに基づく画像をフレーム単位で表示パネル１１に表示させる。表示ドライバ１０内において、所定のフレーム時間長を有するフレーム区間が定義される。フレーム区間はフレーム時間長を周期にして繰り返し発生する。表示オンコマンドの受信直後のフレーム区間は第１フレーム区間であり、以後、第２、第３、第４、第５フレーム区間・・・、が順次訪れる。

制御回路１５０は、原則としてイネーブル信号ＥＮ［０］〜ＥＮ［３］をローレベルに維持しており、第２フレーム区間の一部区間においてのみ、第３フレーム区間の一部区間においてのみ、第４フレーム区間の一部区間においてのみ、第５フレーム区間の一部区間においてのみ、夫々、イネーブル信号ＥＮ［０］、ＥＮ［１］、ＥＮ［２］、ＥＮ［３］をハイレベルとする。イネーブル信号ＥＮ［０］がハイレベルとされる第２フレーム区間の一部区間は、評価回路１４０［０］に対する評価区間に相当し、イネーブル信号ＥＮ［１］がハイレベルとされる第３フレーム区間の一部区間は、評価回路１４０［１］に対する評価区間に相当する。第４フレーム区間の一部区間及び第５フレーム区間の一部区間についても同様である。

イネーブル信号ＥＮ［０］がハイレベルとされる第２フレーム区間の一部区間は、第２フレーム区間の開始タイミングから始まり、例えばフレーム時間長の１／１６の長さを有する。但し、イネーブル信号ＥＮ［０］がハイレベルとされる区間はこれに限定されない。イネーブル信号ＥＮ［１］〜ＥＮ［３］がハイレベルとされる区間についても同様である。イネーブル信号ＥＮ［０］〜ＥＮ［３］がハイレベルとされる区間は共通のフレーム区間内にあっても良く、従って例えば、１つのフレーム区間内においてイネーブル信号ＥＮ［０］〜ＥＮ［３］が全て同時にハイレベルとされても良い。

上述したように、イネーブル信号ＥＮ［ｉ］がハイレベルとされる評価区間においてのみ有意な評価信号ＤＥＴ［ｉ］が生成される。制御回路１５０は、イネーブル信号ＥＮ［０］〜ＥＮ［３］がハイレベルとされているときに生成された有意な評価信号ＤＥＴ［０］〜ＤＥＴ［３］に基づき、実装抵抗エラーの発生有無を判断及び検知する。制御回路１５０は、評価信号ＤＥＴ［０］〜ＤＥＴ［３］の中に１以上のハイレベルの評価信号が含まれている場合には、実装抵抗エラーが発生していると判断し、評価信号ＤＥＴ［０］〜ＤＥＴ［３］が全てローレベルである場合には実装抵抗エラーが発生していないと判断する。制御信号１５０は、実装抵抗エラーが発生していると判断すると所定のエラー信号をＭＰＵ１３に伝達する。ＭＰＵ１３からのコマンドに応答した信号を表示ドライバ１０から送信している区間を除き、外部端子ＳＤＯでのレベルは原則としてハイレベルとなっており、制御回路１５０は、通信用ＩＦ１６０を通じ、外部端子ＳＤＯでのレベルをローレベルにラッチすることでエラー信号をＭＰＵ１３に伝達する。

エラー信号に関して説明を加える。表示ドライバ１０は、実装抵抗エラーに加えて、他のエラーの発生有無を検知する機能を有する。他のエラーとしては、表示ドライバ１０内のロジック回路に異常があることを示すロジックエラーや、ＳＰＩ通信のチェックサムに異常があることを示すチェックサムエラー等がある。制御回路１５０は、何れかのエラーの発生が検知された場合、その検知内容をレジスタＲＧに記憶させる。

説明の具体化のため、ここでは、実装抵抗エラー、ロジックエラー及びチェックサムエラーのみに注目する。レジスタＲＧには、実装抵抗エラーフラグ、ロジックエラーフラグ及びチェックサムエラーフラグが格納され、制御回路１５０は、実装抵抗エラー、ロジックエラー、チェックサムエラーの発生が検出されたとき、夫々、レジスタＲＧ内の実装抵抗エラーフラグ、ロジックエラーフラグ、チェックサムエラーフラグに“１”を代入して保持する。それらのフラグの初期値は“０”である。

制御回路１５０は、実装抵抗エラー、ロジックエラー及びチェックサムエラーの内、何れかの１以上のエラーの発生を検出した場合、何れのエラーが発生したかを区別することなく、外部端子ＳＤＯでのレベルをローレベルにラッチすることでエラー信号をＭＰＵ１３に伝達する。ＭＰＵ１３は、このエラー信号を受信することで、表示ドライバ１０にて何れかのエラーが検出されたことを認知し、その認知結果に応じた所定の警告処理を行うことができる。警告処理は、例えば、表示パネル１１に所定の警告表示を行わせる処理や、図示されない警告灯を発光させる処理を含む。エラー信号を受けたＭＰＵ１３は、適宜、レジスタＲＧの保持内容を問い合わせる所定のリードコマンドを表示ドライバ１０に送信することができる。表示ドライバ１０は、該リードコマンドの受信に応答して、レジスタＲＧ内の実装抵抗エラーフラグ、ロジックエラーフラグ、チェックサムエラーフラグの値をＭＰＵ１３に送信する。これにより、ＭＰＵ１３は、何れのエラーが発生したのかを認識することができる。

また、制御信号１５０は、実装抵抗エラーが発生していると判断したとき、評価信号ＤＥＴ［０］〜ＤＥＴ［３］の何れがハイレベルとなったのかを区別できる形態の詳細データをレジスタＲＧに格納及び保持させても良い。この場合、制御信号１５０は、ＭＰＵ１３からの上記リードコマンドの受信に応答して、レジスタＲＧに保持された詳細データをＭＰＵ１３に送信することができる。例えば、表示ドライバ１０又は表示装置１の管理者又は製造者は、ＭＰＵ１３にて取得された詳細データを参照し、それを表示ドライバ１０や表示装置１の不良解析などに役立てる、といったことが可能である。

尚、本発明においてエラー信号の形態は上述したものに限定されない。実装抵抗エラーに関わるエラー信号をＭＰＵ１３に送信するための専用の外部端子（実装抵抗エラー専用の外部端子）が表示ドライバ１０に設けられていても良い。

本実施形態によれば、実装抵抗の大小を見積もることが可能となる。実装抵抗エラーが検出されたときには、上述の警告処理を行うことなどによって、表示パネル１１での表示が完全に不能になる前に表示装置１のユーザに対し修理の必要性等を知らせる、といったことが可能となる。

また、図１１の抵抗値評価回路１４０ａでは、評価区間においてのみ直列回路ＳＣａに対し直流電圧ＶＤＤが印加され且つ評価区間においてのみ比較器１４１に電流が流れて比較器１４１が動作する構成が採用されているため、電力消費が抑制される。但し、直列回路ＳＣａに直流電圧ＶＤＤを常時印加する構成や、図１１の回路からトランジスタＭ９を削除して比較器１４１に常時電流が流れる構成を採用することも可能ではある。

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３〜第６実施形態は第１実施形態を基礎とする実施形態であり、第２〜第６実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２〜第６実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３〜第６実施形態についても同様）。矛盾の無い限り、第１〜第６実施形態の内、任意の複数の実施形態を組み合わせても良い。

実装抵抗ＲＡ［ｉ］及びＲＢ［ｉ］の抵抗値の和（即ち、抵抗値和Ｒ_ＳＵＭ［ｉ］）に応じた評価信号ＤＥＴ［ｉ］を抵抗値評価回路１４０［ｉ］にて生成できる限り、抵抗値評価回路１４０［ｉ］の構成は、図１１に示した構成に限定されない。

例えば、図１３に示す抵抗値評価回路１４０ｂを抵抗値評価回路１４０［ｉ］として用いても良い。抵抗値評価回路１４０ｂは、トランジスタＭ１１、抵抗Ｒ１１、インバータ回路ＩＮＶ１１及び電圧判定回路１４４を備える。評価回路１４０ｂにおいて、高電圧側の電源ラインＬＮ１に対して正側の電源電圧ＶＤＤが印加され、低電圧側の電源ラインＬＮ２に対して負側の電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは０Ｖの基準電位を有していて良い。電源ラインＬＮ２から見て所定の正の直流電圧ＶＤＤが電源ラインＬＮ１に加わる。トランジスタＭ１１はＰチャネル型のＭＯＳＦＥＴとして構成されている。

評価回路１４０ｂにおいて、トランジスタＭ１１のソースはラインＬＮ１に接続され、トランジスタＭ１１のドレインは抵抗Ｒ１１を介してノードＮＤ１１に接続され、ノードＮＤ１１は評価用バンプＴＡ［ｉ］に接続され、ノードＮＤ１２は評価用バンプＴＢ［ｉ］に接続されると共にラインＬＮ２に接続される。インバータ回路ＩＮＶ１１の入力端にはイネーブル信号ＥＮ［ｉ］が入力され、インバータ回路ＩＮＶ１１の出力端はトランジスタＭ１１のゲートに接続される。

図１３の如く構成された評価回路１４０ｂにおいて、イネーブル信号ＥＮ［ｉ］がハイレベルであるときにはトランジスタＭ１１がオンとなるため、抵抗Ｒ１１（評価用抵抗）と、評価用バンプＴＡ［ｉ］及び評価用電極ＥＬ［ｉ］間に生じる実装抵抗ＲＡ［ｉ］と、評価用バンプＴＢ［ｉ］及び評価用電極ＥＬ［ｉ］間に生じる実装抵抗ＲＢ［ｉ］と、の直列回路ＳＣｂに対し、直流電圧ＶＤＤが印加されることになる。イネーブル信号ＥＮ［ｉ］がローレベルであるときにはトランジスタＭ１１がオフとなるため、直列回路ＳＣｂに対し直流電圧ＶＤＤは印加されない。故に、イネーブル信号ＥＮ［ｉ］がハイレベルとなる所定の評価区間においてのみ、ノードＮＤ１１及びＮＤ１２間に上記の抵抗値和Ｒ_ＳＵＭ［ｉ］に応じた電圧Ｖｂが生じる。つまり、評価区間において抵抗値和Ｒ_ＳＵＭ［ｉ］を評価することが可能となる。電圧Ｖｂは、ノードＮＤ１２の電位から見たノードＮＤ１１の電位を示す。

電圧判定回路１４４は、電源電圧ＶＤＤ及びＶＳＳに基づき駆動する増幅器又は比較器等から成り、イネーブル信号ＥＮ［ｉ］がハイレベルとなる評価区間において、電圧Ｖｂを所定の判定電圧Ｖ_ＴＨと比較し、電圧Ｖｂが判定電圧Ｖ_ＴＨより大きいときにはハイレベルの評価信号ＤＥＴ［ｉ］を生成及び出力し、電圧Ｖｂが判定電圧Ｖ_ＴＨより小さいときにはローレベルの評価信号ＤＥＴ［ｉ］を生成及び出力する。“Ｖｂ＝Ｖ_ＴＨ”がちょうど成立するときには、評価信号ＤＥＴ［ｉ］はハイレベル及びローレベルの何れかとなる。イネーブル信号ＥＮ［ｉ］がローレベルであるときには電圧判定回路１４４の動作は停止されていて良い。

評価回路１４０ｂにおいて、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより大きいとき、評価区間において評価信号ＤＥＴ［ｉ］がハイレベルとなるように、且つ、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより小さいとき、評価区間において評価信号ＤＥＴ［ｉ］がローレベルとなるように、判定電圧Ｖ_ＴＨ及び抵抗Ｒ１１の抵抗値が設定されると良い。

尚、電力消費削減の観点から、評価区間においてのみ直列回路ＳＣｂに対し直流電圧ＶＤＤを印加し且つ評価区間においてのみ電圧判定回路１４４を動作させる構成を採用すると良いが、直列回路ＳＣｂに対し直流電圧ＶＤＤを常時印加する構成や、電圧判定回路１４４を常時動作させる構成を採用することも可能ではある。

或いは例えば、図１４に示す抵抗値評価回路１４０ｃを抵抗値評価回路１４０［ｉ］として用いても良い。抵抗値評価回路１４０ｃは、トランジスタＭ２１、センス抵抗Ｒ２１、インバータ回路ＩＮＶ２１及び電流判定回路１４６を備える。評価回路１４０ｃにおいて、高電圧側の電源ラインＬＮ１に対して正側の電源電圧ＶＤＤが印加され、低電圧側の電源ラインＬＮ２に対して負側の電源電圧ＶＳＳが印加される。電源電圧ＶＳＳは０Ｖの基準電位を有していて良い。電源ラインＬＮ２から見て所定の正の直流電圧ＶＤＤが電源ラインＬＮ１に加わる。トランジスタＭ２１はＰチャネル型のＭＯＳＦＥＴとして構成されている。

評価回路１４０ｃにおいて、トランジスタＭ２１のソースはラインＬＮ１に接続され、トランジスタＭ２１のドレインは評価用バンプＴＡ［ｉ］に接続され、評価用バンプＴＢ［ｉ］はセンス抵抗Ｒ２１を介してラインＬＮ２に接続される。インバータ回路ＩＮＶ２１の入力端にはイネーブル信号ＥＮ［ｉ］が入力され、インバータ回路ＩＮＶ２１の出力端はトランジスタＭ２１のゲートに接続される。

図１４の如く構成された評価回路１４０ｃにおいて、イネーブル信号ＥＮ［ｉ］がハイレベルであるときにはトランジスタＭ２１がオンとなるため、評価用バンプＴＡ［ｉ］及びＴＢ［ｉ］間に電圧が印加されて評価用バンプＴＡ［ｉ］及びＴＢ［ｉ］並びにセンス抵抗Ｒ２１を介して電流Ｉｃが流れる。イネーブル信号ＥＮ［ｉ］がローレベルであるときにはトランジスタＭ２１がオフとなるため、電流Ｉｃは流れない。イネーブル信号ＥＮ［ｉ］がハイレベルとなる所定の評価区間において、電流Ｉｃの大きさは上記の抵抗値和Ｒ_ＳＵＭ［ｉ］に依存するため、電流Ｉｃの大きさを評価することで抵抗値和Ｒ_ＳＵＭ［ｉ］を評価することができる。

電流判定回路１４６は、電源電圧ＶＤＤ及びＶＳＳに基づき駆動する増幅器又は比較器等から成り、イネーブル信号ＥＮ［ｉ］がハイレベルとなる評価区間において、センス抵抗Ｒ２１に生じる電圧降下から電流Ｉｃの大きさを検出でき、電流Ｉｃの大きさが所定の判定電流値Ｉ_ＴＨより小さいときにはハイレベルの評価信号ＤＥＴ［ｉ］を生成及び出力し、電流Ｉｃの大きさが所定の判定電流値Ｉ_ＴＨより大きいときにはローレベルの評価信号ＤＥＴ［ｉ］を生成及び出力する。電流Ｉｃの大きさが所定の判定電流値Ｉ_ＴＨとちょうど一致するときには、評価信号ＤＥＴ［ｉ］はハイレベル及びローレベルの何れかとなる。イネーブル信号ＥＮ［ｉ］がローレベルであるときには電流判定回路１４６の動作は停止されていて良い。

評価回路１４０ｃにおいて、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより大きいとき、評価区間において評価信号ＤＥＴ［ｉ］がハイレベルとなるように、且つ、抵抗値和Ｒ_ＳＵＭ［ｉ］が所定の判定抵抗値Ｒ_ＴＨより小さいとき、評価区間において評価信号ＤＥＴ［ｉ］がローレベルとなるように、判定電流値Ｉ_ＴＨが設定されると良い。評価回路１４０ｃにおいて、センス抵抗Ｒ２１の抵抗値は抵抗値和Ｒ_ＳＵＭ［ｉ］よりも十分に小さくて良く（少なくとも、経年劣化等の影響により抵抗値和Ｒ_ＳＵＭ［ｉ］が判定抵抗値Ｒ_ＴＨに達する程度に大きくなってきたときには、センス抵抗Ｒ２１の抵抗値は抵抗値和Ｒ_ＳＵＭ［ｉ］よりも十分に小さくて良く）、この場合、評価区間での電流Ｉｃは実質的に“Ｉｃ＝ＶＤＤ／Ｒ_ＳＵＭ［ｉ］”で表されることになる。

尚、電力消費削減の観点から、評価区間においてのみ電流Ｉｃを流し且つ評価区間においてのみ電流判定回路１４６を動作させる構成を採用すると良いが、電流Ｉｃを常時流す構成や、電流判定回路１４６を常時動作させる構成を採用することも可能ではある。

＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。上述の表示装置１を任意の機器に組み込むことができ、表示装置１を、例えばテレビ受信機、携帯電話機（スマートホンを含む）、情報端末、ゲーム機器に組み込むことができる他、自動車等の車両に組み込むこともできる。

自動車等の車両に表示装置１を組み込む場合、例えば、表示パネル１１は車両のメータパネルとして用いられても良い。車両のメータパネルには、車両の走行速度、車両に搭載されたエンジンの単位時間当たりの回転数、エンジンの燃料の残量などが表示される。このようなメータパネルにおいて、表示に不具合が生じると車両の走行安全性が損なわれるおそれがある。上述の表示装置１によれば、実装抵抗エラーの有無を自己診断することができるため、実装抵抗エラーに関わる表示の不具合が発生する前に、又は、その表示の不具合の程度が大きくなる前に、警告処理等を介して表示装置１の異常を運転者に知らしめることが可能となり、表示に不具合がある状態での走行の抑制に資すると考えられる。

＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。評価用バンプ対ごとに抵抗値評価回路１４０を設ける例を上述したが、表示ドライバ１０において抵抗値評価回路１４０の個数を評価用バンプ対の個数より小さくしても良い（後述の第５実施形態においても同様）。例えば、表示ドライバ１０に抵抗値評価回路１４０を１つだけ設け、単一の抵抗値評価回路１４０において抵抗値和Ｒ_ＳＵＭ［０］〜Ｒ_ＳＵＭ［３］を時分割にて順次評価させ、単一の抵抗値評価回路１４０にて評価信号ＤＥＴ［０］〜ＤＥＴ［３］を順次生成するようにしても良い。但し、配線の引き回し等の関係から、評価用バンプ対ごとに抵抗値評価回路１４０を設ける構成の方が有利であることも多い。

＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。第５実施形態では、評価用バンプ対の個数及び配置に関する変形技術等を説明する。

表示ドライバ１０に４つの評価用バンプ対ＣＨＫ［０］〜ＣＨＫ［３］を設ける例を上述したが、表示ドライバ１０に設けられる評価用バンプ対の個数は１以上であれば任意である。

表示ドライバ１０に評価用バンプ対を１つだけ設ける構成を構成ＪＡと称して説明する。構成ＪＡの表示ドライバ１０に設けられる１つの評価用バンプ対を評価用バンプ対ＣＨＫ＿Ａと称する。構成ＪＡを図４の構成に適用する場合、バンプ対ＣＨＫ＿Ａは、図４のバンプ対ＣＨＫ［０］〜ＣＨＫ［３］の配置位置の何れに配置されても良いし、接続面Ｐ１上の任意の位置（例えば原点Ｏの位置）に配置されても良い。接続面Ｐ１の中央にバンプ対ＣＨＫ＿Ａを配置する構成は、特に例えば、接続面Ｐ１の形状が正方形又は正方形に近い場合に好適である。構成ＪＡにおいて、信号用バンプ群を構成する各信号用バンプは表示ドライバ１０の接続面Ｐ１上の任意の位置に配置される。当然ながら、構成ＪＡにおいては、表示ドライバ１０に抵抗値評価回路１４０を１つだけ設けておけば足る。

表示ドライバ１０に設けられる評価用バンプ対の個数が２つである構成を構成ＪＢと称して説明する。構成ＪＢの表示ドライバ１０に設けられる２つの評価用バンプ対は第１評価用バンプ対ＣＨＫ＿Ｂ１及び第２評価用バンプ対ＣＨＫ＿Ｂ２から成る。構成ＪＢを図４の構成に適用する場合、バンプ対ＣＨＫ＿Ｂ１及びＣＨＫ＿Ｂ２は、夫々、図４のバンプ対ＣＨＫ［０］、ＣＨＫ［１］の位置に配置されても良いし、図４のバンプ対ＣＨＫ［０］、ＣＨＫ［２］の位置に配置されても良い。

また例えば、図１５（ａ）示す如く、Ｙ軸上の互いに離れた位置にバンプ対ＣＨＫ＿Ｂ１及びＣＨＫ＿Ｂ２を配置しても良く、この場合、バンプ対ＣＨＫ＿Ｂ１の配置位置とバンプ対ＣＨＫ＿Ｂ２の配置位置とはＸ軸に関して線対称の関係にあると良い。これに類似して例えば、図１５（ｂ）示す如く、Ｘ軸上の互いに離れた位置にバンプ対ＣＨＫ＿Ｂ１及びＣＨＫ＿Ｂ２を配置しても良く、この場合、バンプ対ＣＨＫ＿Ｂ１の配置位置とバンプ対ＣＨＫ＿Ｂ２の配置位置とはＹ軸に関して線対称の関係にあると良い。

表示ドライバ１０に設けられる評価用バンプ対の個数が４つである構成を構成ＪＣと称して説明する。構成ＪＣの表示ドライバ１０に設けられる４つの評価用バンプ対は第１〜第４評価用バンプ対ＣＨＫ＿Ｃ１〜ＣＨＫ＿Ｃ４から成る。構成Ｊ４を具体化した一例が図４の構成に相当するが、バンプ対ＣＨＫ＿Ｃ１〜ＣＨＫ＿Ｃ４の配置位置を様々に変更することができる。

例えば、図１６に示す如く、Ｘ軸上の互いに離れた位置にバンプ対ＣＨＫ＿Ｃ１及びＣＨＫ＿Ｃ２を配置すると共にＹ軸上の互いに離れた位置にバンプ対ＣＨＫ＿Ｃ３及びＣＨＫ＿Ｃ４を配置しても良い。この場合、バンプ対ＣＨＫ＿Ｃ１の配置位置とバンプ対ＣＨＫ＿Ｃ２の配置位置とはＹ軸に関して線対称の関係にあると良く、バンプ対ＣＨＫ＿Ｃ３の配置位置とバンプ対ＣＨＫ＿Ｃ４の配置位置とはＸ軸に関して線対称の関係にあると良い。

特に図示しないが、表示ドライバ１０に設けられる評価用バンプ対の個数を３としても良いし、５以上にしても良い。何れの場合であっても、上述の如く、透明基板１２の実装面には評価用バンプ対ごとに評価用バンプ対に対向する位置に評価用電極が設けられ、ＣＯＧ実装後には（即ち基準状態では）、図８に示す如く、互いに対応し合う評価用バンプ対と評価用電極とが接触及び導通することになる。

また、図４の構成では表示ドライバ１０の接続面Ｐ１にバンプ列が２つ設けられているが、表示ドライバ１０の接続面Ｐ１におけるバンプの配列の態様は任意であり、接続面Ｐ１において、例えば、バンプ列が１つだけ設けられることもあるし、バンプ列が３以上設けられることもある。

信号用バンプでの実装抵抗を見積もるという観点を考慮し、表示ドライバ１０の接続面Ｐ１に第１及び第２評価用バンプ対を含む２以上の評価用バンプ対を設ける構成にあっては、第１評価用バンプ対と第２評価用バンプ対との間に、信号用バンプ群を構成する１以上の信号用パンプが配置されていると良い。

信号用バンプでの実装抵抗を見積もるという観点を考慮し、表示ドライバ１０の接続面Ｐ１に第１〜第４評価用バンプ対を含む４以上の評価用バンプ対を設ける構成にあっては、第１〜第４評価用バンプ対が配置される第１〜第４位置を結んで形成される矩形上又は矩形内に、信号用バンプ群を構成する１以上の信号用パンプが配置されていると良い。

また、表示ドライバ１０の接続面Ｐ１に設けられる任意の評価用バンプ対について、評価用バンプ対を形成する２つの評価用バンプの並び方向は、図１７（ａ）に示す如くＸ軸方向でも良いし、図１７（ｂ）に示す如くＹ軸方向でも良いし、図１７（ｃ）に示す如くＸ軸及びＹ軸方向とは異なる方向であっても良い。図１６の例では、各評価用バンプにおいて２つの評価用バンプの並び方向がＹ軸方向と一致しているが、例えば、バンプ対ＣＨＫ＿Ｃ１を形成する２つの評価用バンプの並び方向及びバンプ対ＣＨＫ＿Ｃ２を形成する２つの評価用バンプの並び方向をＹ軸方向としつつ、バンプ対ＣＨＫ＿Ｃ３を形成する２つの評価用バンプの並び方向及びバンプ対ＣＨＫ＿Ｃ４を形成する２つの評価用バンプの並び方向をＸ軸方向とする、といったことも可能である。

表示ドライバ１０としてのＩＣチップをＣＯＧ実装により透明基板１２に接合する際、それらに熱を加えた上で、それらを圧着する。圧着後、表示ドライバ１０及び透明基板１２の温度が低下すると、それらの間の若干の熱膨張係数の相違から、図１８に示す如く、透明基板１２の実装面に対して表示ドライバ１０の接続面Ｐ１が撓むことがある（図１８では、撓みの様子が誇張して示されている）。このような撓みは実装抵抗の増大要因となりえ、撓みの量はＸ軸上に近辺において最も大きくなることが予想される。このため、図１５ｂ）や図１６の如く、Ｘ軸上に（又はＸ軸の近辺に）評価用バンプ対を設けて、その評価用バンプ対についての実装抵抗を評価できるようにしておくことも有益である。

＜＜第６実施形態＞＞
本発明の第６実施形態を説明する。第６実施形態では、上述の第１〜第５実施形態の任意の何れかに適用可能な変形技術や応用技術等を説明する。

表示ドライバ１０としてのＩＣチップの形状（ＸＹ面上の形状）として、長方形を主として想定したが、当該形状は任意である。

表示パネル１１として液晶パネルを備える表示装置１に対し本発明を適用する例を上述したが、液晶パネル以外の表示パネルを備える表示装置に本発明を適用してもよい。例えば、有機ＥＬ（エレクトロルミネッセンス）パネル又はＰＤＰ（プラズマディスプレイパネル）を備える表示装置に本発明を適用しても良い。

本発明による実装抵抗の評価方法の適用先は表示ドライバに限定されず、実装抵抗の評価が必要となる任意の用途に、本発明は広く適用可能である。

表示ドライバを具体例として示した本発明に係る半導体装置は、半導体装置の接続面上のバンプと対象基板上の電極とが導通するように、半導体装置が対象基板に実装される。上述の透明基板１２は対象基板の例であり、実装としてＣＯＧ実装を採用可能であるが、当該実装はＣＯＧ実装に限定されず、例えばＣＯＦ（Chip on Film）実装に分類されるものであっても良い。この場合、対象基板としてのフレキシブル基板に対し、半導体装置がＣＯＦ実装されることになる。

上述の主旨を損なわない形で、任意の信号又は電圧に関して、それらのハイレベルとローレベルの関係を逆にしても良い。また、上述の主旨を損なわない形で、ＦＥＴのチャネル型を任意に変更可能である。

上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

＜＜本発明の考察＞＞
上述の各実施形態にて具体例が示された本発明について考察する。

本発明の一側面に係る半導体装置Ｗは、信号用バンプ群が形成された接続面（Ｐ１）を有する装置であって、且つ、前記接続面に対向配置されるべき対象基板（１２）上の信号用電極群と前記信号用バンプ群とを介して前記対象基板に対し信号を送信可能な半導体装置（１０）において、前記信号用バンプ群とは別に前記接続面上で互いに離間して配置された第１評価用バンプ（ＴＡ［ｉ］）及び第２評価用バンプ（ＴＢ［ｉ］）から成る評価用バンプ対（ＣＨＫ［ｉ］）と、抵抗値評価回路（１４０［ｉ］）と、を備え、前記接続面に前記対象基板が対向配置されて前記信号用電極群と前記信号用バンプ群とが導通された基準状態において、前記対象基板上の評価用電極（ＥＬ［ｉ］）が前記評価用バンプ対と接触し、前記抵抗値評価回路は、前記基準状態において、前記評価用電極を介した前記第１評価用バンプ及び前記第２評価用バンプ間の抵抗値に応じた評価信号（ＤＥＴ［ｉ］）を生成することを特徴とする。

信号用バンプ及び信号用電極間の実装抵抗を１つ１つ検出するのは、回路規模及び電力消費の観点から現実的ではない。半導体装置Ｗによれば、評価信号に基づき評価用バンプ及び評価用電極間の実装抵抗を見積もることができ、ひいては、信号用バンプ及び信号用電極間の実装抵抗も推定することが可能となる。評価信号を得るために必要な構成は簡素且つ小規模で済む。つまり、簡素且つ小規模な構成で各実装抵抗を評価することが可能となる。

具体的には例えば、前記半導体装置Ｗに関し、前記抵抗値評価回路は、前記基準状態において、前記第１評価用バンプと前記評価用電極との間に生じる第１実装抵抗（ＲＡ［ｉ］）及び前記第２評価用バンプと前記評価用電極との間に生じる第２実装抵抗（ＲＢ［ｉ］）の抵抗値の和（Ｒ_ＳＵＭ［ｉ］）に応じ、前記評価信号を生成すると良い。

より具体的には例えば、前記半導体装置Ｗに関し、前記抵抗値評価回路（１４０［ｉ］、１４０ａ、１４０ｂ；図１１及び図１３参照）は、前記評価用電極を介して接続される前記第１評価用バンプ及び前記第２評価用バンプと１以上の評価用抵抗との直列回路（ＳＣａ、ＳＣｂ）に対して所定の直流電圧（ＶＤＤ）を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に生じる電圧（Ｖａ、Ｖｂ）に基づき、前記評価信号を生成して良い。

或いは例えば、前記半導体装置Ｗに関し、前記抵抗値評価回路（１４０［ｉ］、１４０ｃ；図１４参照）は、前記第１評価用バンプ及び前記第２評価用バンプ間に電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に流れる電流（Ｉｃ）に応じ、前記評価信号を生成しても良い。

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

１ 表示装置
１０ 表示ドライバ
１１ 表示パネル
１２ 透明基板
１３ ＭＰＵ
１４ プリント基板
１５ 接続部品
１４０、１４０［ｉ］ 抵抗値評価回路
１５０ 制御回路
１６０ 通信ＩＦ
Ｐ１ 接続面
ＣＨＫ［ｉ］ 評価用バンプ対
ＴＡ［ｉ］、ＴＢ［ｉ］ 評価用バンプ
ＤＥＴ［ｉ］ 評価信号
ＥＮ［ｉ］ イネーブル信号

Claims (13)

1. 信号用バンプ群が形成された接続面を有する装置であって、且つ、前記接続面に対向配置されるべき対象基板上の信号用電極群と前記信号用バンプ群とを介して前記対象基板に対し信号を送信可能な半導体装置において、
   前記信号用バンプ群とは別に前記接続面上で互いに離間して配置された第１評価用バンプ及び第２評価用バンプから成る評価用バンプ対と、抵抗値評価回路と、を備え、
   前記接続面に前記対象基板が対向配置されて前記信号用電極群と前記信号用バンプ群とが導通された基準状態において、前記対象基板上の評価用電極が前記評価用バンプ対と接触し、
   前記抵抗値評価回路は、前記基準状態において、前記評価用電極を介した前記第１評価用バンプ及び前記第２評価用バンプ間の抵抗値に応じた評価信号を生成する
   ことを特徴とする半導体装置。
2. 前記抵抗値評価回路は、前記基準状態において、前記第１評価用バンプと前記評価用電極との間に生じる第１実装抵抗及び前記第２評価用バンプと前記評価用電極との間に生じる第２実装抵抗の抵抗値の和に応じ、前記評価信号を生成する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記抵抗値評価回路は、前記抵抗値の和が比較的小さいときに第１論理値を有する前記評価信号を生成し、前記抵抗値の和が比較的大きいときに第２論理値を有する前記評価信号を生成する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第２論理値を有する前記評価信号が生成されたときにおいて当該半導体装置の外部に対し所定のエラー信号を送信する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記抵抗値評価回路は、前記評価用電極を介して接続される前記第１評価用バンプ及び前記第２評価用バンプと１以上の評価用抵抗との直列回路に対して所定の直流電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に生じる電圧に基づき、前記評価信号を生成する
   ことを特徴とする請求項１〜４の何れかに記載の半導体装置。
6. 前記抵抗値評価回路は、前記第１評価用バンプに一端が接続された第１評価用抵抗と、前記第２評価用バンプに一端が接続された第２評価用抵抗と、を備え、前記第１評価用抵抗の他端と前記第２評価用抵抗の他端との間に前記直流電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に生じる電圧に基づき、前記評価信号を生成する
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記抵抗値評価回路は、前記第１評価用バンプ及び前記第２評価用バンプ間に電圧を印加したときの、前記第１評価用バンプ及び前記第２評価用バンプ間に流れる電流に応じ、前記評価信号を生成する
   ことを特徴とする請求項１〜４の何れかに記載の半導体装置。
8. 前記評価用バンプ対として複数の評価用バンプ対が設けられ、
   前記基準状態において、前記対象基板上の複数の評価用電極が前記複数の評価用バンプ対と夫々に接触し、
   前記抵抗値評価回路は、前記基準状態において、互いに接触し合う前記評価用電極と前記評価用バンプ対の組ごとに、前記評価信号を生成する
   ことを特徴とする請求項１〜７の何れかに記載の半導体装置。
9. 前記抵抗値評価回路として複数の抵抗値評価回路が設けられ、
   各評価用バンプ対に対して１つの抵抗値評価回路が割り当てられ、
   各抵抗値評価回路は、対応する前記評価用バンプ対についての前記評価信号を生成する
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記複数の評価用バンプ対は第１評価用バンプ対及び第２評価用バンプ対を含み、
    前記接続面において、前記第１評価用バンプ対と前記第２評価用バンプ対との間に、前記信号用バンプ群を構成する１以上の信号用バンプが配置される
    ことを特徴とする請求項８又は９に記載の半導体装置。
11. 前記複数の評価用バンプ対は前記接続面の第１位置〜第４位置に配置される第１評価用バンプ対〜第４評価用バンプ対を含み、
    前記接続面において、前記第１位置〜第４位置を結んで形成される矩形上又は矩形内に前記信号用バンプ群を構成する１以上の信号用バンプが配置される
    ことを特徴とする請求項８又は９に記載の半導体装置。
12. 透明基板に形成される表示パネルを駆動する、請求項１〜１１の何れかに記載の半導体装置による表示ドライバであって、
    前記対象基板は、前記透明基板であり、
    前記表示ドライバは、前記基準状態において、前記信号用バンプ群と前記透明基板上の前記信号用電極群とを介し、前記表示パネルでの表示内容を定める信号を送信する
    ことを特徴とする表示ドライバ。
13. 請求項１２に記載の表示ドライバと、前記表示パネルが形成された前記透明基板と、を備えた
    ことを特徴とする表示装置。

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