JP2015049435A - ドライバｉｃ、表示装置およびその検査システム - Google Patents

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純瀚 張
Chun Han Zhang
純瀚 張
佳宏 小谷
Yoshihiro Kotani
佳宏 小谷
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Abstract

【課題】ドライバＩＣ厚の薄膜化に伴い、圧着時にＩＣが撓み、バンプの外側（表示領域側）にて弱圧着となる傾向がある。また、ガラス応力によって、ドライバＩＣの長辺が撓むことがあり、バンプの外側にて弱圧着となる傾向がある。バンプが弱圧着となると電気的に導通をできていないため、表示装置の非点灯や表示不良のおそれがある。
【解決手段】表示装置は、第１のバンプと第２のバンプを有するドライバＩＣと、第１のバンプおよび第２のバンプとそれぞれ接続するようにされる第１の端子および第２の端子と、第１の端子および第２の端子を接続する配線と、をＴＦＴ基板上に有する。ドライバＩＣは、第１のバンプと第２のバンプとの間の抵抗を検出する抵抗検出回路を有する。
【選択図】図１

Description

本開示は、表示装置に係わり、例えば、ドライバＩＣがＣＯＧ実装される表示装置に適用可能な技術に関する。
液晶表示装置では、液晶に駆動電圧を印加するための電極に接続される複数の端子と、液晶表示パネルの外部からの信号線が接続される複数の端子がＴＦＴ基板（ガラス基板）上に形成されている。上記電極に駆動信号を供給するドライバＩＣ（半導体集積回路チップ）が上記複数の端子にＣＯＧ（Chip On Glass）実装で接続される。ＣＯＧ実装では、ＴＦＴ基板上の複数の端子とドライバＩＣとを電気的に接続するために、熱硬化性樹脂等に導電性粒子が含有された接着剤として機能する異方性導電フィルム膜（ＡＣＦ）が用いられる。また、ドライバＩＣのＴＦＴ基板に対向する側には接続端子としてのバンプが設けられている。
ＣＯＧ実装は次のように行われる。ドライバＩＣが実装されるＴＦＴ基板上の複数の端子領域にＡＣＦを被せ、ドライバＩＣのバンプをＴＦＴ基板上の複数の端子に位置合わせしつつ、ドライバＩＣを加熱しながら圧着ヘッドによってドライバＩＣをＴＦＴ基板の側に押し付ける。ＡＣＦは加熱と加圧によってＴＦＴ基板の表面に沿って広がり、ＡＣＦに含まれる導電性粒子によってバンプとＴＦＴ基板上の端子との間の電気的導通がとられつつ、ＡＣＦにおける樹脂によってドライバＩＣがＴＦＴ基板に機械的に接続される。
圧着ヘッドがドライバＩＣを加圧するときに、ドライバＩＣの裏面がＴＦＴ基板の表面と平行になっている状態で圧着ヘッドがドライバＩＣを加圧することが望ましい。しかし、ドライバＩＣの裏面がＴＦＴ基板の表面と平行になっていない状態で圧着ヘッドがドライバＩＣを加圧することによって、ドライバＩＣのバンプとＴＦＴ基板上の端子との電気的接続箇所のうち接続不良となる箇所が生ずる可能性がある。
特許文献１には、ドライバＩＣに均等な力が加わるように、信号印加用のモニタ端子と信号取出用のモニタ端子との間の抵抗を測定してドライバＩＣを圧着することが開示されている。具体的には、ドライバＩＣが搭載される基板において、信号印加用のモニタ端子と、信号取出用のモニタ端子と、信号印加用のモニタ端子と信号取出用のモニタ端子との間にある配線パターンと、をドライバＩＣの四隅に対応する箇所に４組設ける。そして、配線パターンは、第１のモニタ用バンプが信号印加用のモニタ端子と電気的に接続し、第２のモニタ用バンプが信号取出用のモニタ端子と電気的に接続すると、信号印加用のモニタ端子と信号取出用のモニタ端子とが電気的に接続されるように形成される。４組の信号印加用のモニタ端子および信号取出用のモニタ端子に合計８本の測定ピンを当てて抵抗値を測定する。信号印加用のモニタ端と信号取出用のモニタ端子と間の４つの抵抗値の変化のタイミングに基づいて平衡度を調整する。
特開２００８−２５１８２８号公報
ドライバＩＣ厚の薄膜化に伴い、圧着時にＩＣが撓み、バンプの外側（表示領域側）にて弱圧着となる傾向がある。また、ガラス応力によって、ドライバＩＣの長辺が撓むことがあり、バンプの外側にて弱圧着となる傾向がある。バンプが弱圧着となると電気的に導通をできていないため、表示装置の非点灯や表示不良のおそれがある。製造現場では、従来ＡＣＦ粒子の圧痕があるか無いかの外観検査で判定しているが、 電気特性による定量的な判定ができない。そこで、弱圧着の問題について、電気特性を用いて判定する技術の検討を行った。
特許文献１では、抵抗用の配線パターンとは別にモニタ端子用の配線パターンをＴＦＴ基板上に形成する必要があるので、ＴＦＴ基板上の配線パターンが増加する。さらに、抵抗値を測定するために複数本の測定ピンをモニタ端子に当てる必要があるので、抵抗値の測定が煩雑であり、また時間も要する。
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は、第１のバンプと第２のバンプを有するドライバＩＣ３と、第１のバンプおよび第２のバンプとそれぞれ接続するようにされる第１の端子および第２の端子と、第１の端子および第２の端子を接続する配線と、をＴＦＴ基板上に有する。ドライバＩＣは、第１のバンプと第２のバンプとの間の抵抗を検出する抵抗検出回路を有する。
上記の表示装置によれば、容易に弱圧着を検出することができる。
実施の形態に係る表示装置の構成を示す図である。 実施例に係る液晶表示装置の基本構成を示す概略図である。 実施例に係る液晶表示装置の液晶表示装置のドライバＩＣとの接続を示す断面図である。 実施例に係るＴＦＴ基板のドライバＩＣが接続される領域を示す上面図およびドライバＩＣの上面図である。 実施例に係る抵抗検出配線の形成位置を示す図である。 ドライバＩＣの短辺側が歪んで実装されている表示装置の側面図である。 ドライバＩＣの回路構成を示す図である。 抵抗検出回路の構成例を示す図である。 変形例１に係る抵抗検出配線の形成位置を示す図である。 変形例２に係る抵抗検出配線の形成位置を示す図である。 ドライバＩＣの長辺側が歪んで実装されている表示装置の側面図である。 変形例３に係る抵抗検出配線の形成位置を示す図である。
以下、図面を参照して実施例および変形例を説明する。なお、実施例および変形例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は実施の形態に係る表示装置の構成を示す図である。表示装置０は、第１のバンプ３ａ１と第２のバンプ３ａ２を有するドライバＩＣ３と、第１のバンプ３ａ１および第２のバンプ３ａ２とそれぞれ接続するようにされる第１の端子１ａ１および第２の端子１ａ２と、第１の端子１ａ１および第２の端子１ａ２を接続する配線２と、をＴＦＴ基板上に有する。ドライバＩＣ３は、第１のバンプ３ａ１と第２のバンプ３ａ２との間の抵抗を検出する抵抗検出回路４を有する。
第１のバンプ３ａ１と第２のバンプ３ａ２との間の抵抗を検出することによって、簡単に弱圧着を検出することができる。
本実施例においては、液晶表示装置を例にとって説明するが、本実施例は有機ＥＬ表示装置などの他の形式の表示装置についても適用することができる。
＜全体構成＞
図２は実施例１に係る液晶表示装置の全体構成を説明するための図である。図２は、例えば携帯電話、スマートフォン、タブレット端末等の携帯情報端末に使用される液晶表示装置ＬＣＤＭである。図２において、画素電極、薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板１０の上に、対向基板２０が積層されている。対向基板２０には、カラーフィルタがＴＦＴ基板１０の画素電極に対応して形成されてカラー画像が形成されている。ＴＦＴ基板１０と対向基板２０との間に液晶層が挟持されている。そして液晶分子によって光の透過率を画素毎に制御することによって画像が形成されている。ＴＦＴ基板１０と対向基板２０とによって表示領域が形成されている。
ＴＦＴ基板１０には、縦方向（Ｙ方向）に延在し、横方向（Ｘ方向）に配列した複数の映像信号線（ソース線）と、横方向に延在して縦方向に配列した複数の走査線（ゲート線）とが存在し、映像信号線と走査線とで囲まれた領域に画素が形成されている。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）を有する。このようにマトリクス状に形成された多くの画素によって表示領域が形成されている。ＴＦＴ基板１０の表示領域ではまず、ＴＦＴが形成され、その上に無機パッシベーション膜が形成され、その上に画素電極が形成されている。無機パッシベーション膜としては例えばＳｉＮなどの絶縁膜が使用され、画素電極としては例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電膜が使用される。ＴＦＴ基板１０としては、例えばガラス基板の他に石英ガラスやプラスチック（樹脂）の絶縁性基板が用いられる。
ＴＦＴ基板１０が対向基板２０から露出している部分には、映像信号線や走査線を駆動するためのドライバＩＣ（半導体集積回路チップ）３０が設置され、また、外部から電源、信号等を供給するために、フレキシブル配線基板（ＦＰＣ）５０が設置されている。
図３は実施例１に係る液晶表示装置のドライバＩＣとの接続を示す断面図である。図４（ａ）はＴＦＴ基板のドライバＩＣが接続される領域を示す上面図である。図４（ｂ）はドライバＩＣの上面図である。図３に示すように、ドライバＩＣ３０は異方性導電フィルム（ＡＣＦ）４０を介してＴＦＴ基板１０に形成された端子１１ａ，１１ｂに接続されている。図３に示すように、ＴＦＴ基板１０の上に端子１１ａ，１１ｂが形成されている。端子は、配線メタル、コンタクトホール、透明導電膜（ＩＴＯ）等で形成されるが、図３では省略して描かれている。図４（ａ）に示す破線３０ＲはドライバＩＣ３０が接続される領域を示している。端子１１ａは、１つ置きに上下方向にずれている、いわゆる千鳥配置になっている。図４（ｂ）に示すように、ドライバＩＣ３０には、端子１１ａ，１１ｂと接続するためのバンプ３１ａ，３１ｂが形成されており、バンプ３１ａ，３１ｂがＴＦＴ基板１０に形成された端子１１ａ，１１ｂと接続される。バンプ３１ａ，３１ｂと端子１１ａ，１１ｂとの間の接続は異方性導電フィルム４０を介して行われる。なお、バンプ３１ａ，３１ｂはドライバＩＣ３０の裏面側に形成されているので、図４（ｂ）では破線で示されている。このようにガラス基板等が用いられるＴＦＴ基板に半導体集積回路チップが直接実装（ＣＯＧ実装）される。
図４（ｂ）に示されるようにドライバＩＣ３０は平面視で長方形状をしている。すなわち、ドライバＩＣ３０は第１の長辺とそれに対向する第２の長辺と第１の短辺とそれに対向する第２の短辺を有している。ドライバＩＣ３０のチップサイズは横（長辺方向の長さ）が約３０ｍｍ、縦（短辺方向の長さ）が約１ｍｍ〜２ｍｍ、厚さが約１７０μｍである。
異方性導電フィルム４０は樹脂フィルムに導電性粒子４１が分散されているものであって、ドライバＩＣ３０とＴＦＴ基板１０とを圧着すると、導電性粒子４１を介してバンプ３１ａ，３１ｂと端子１１ａ，１１ｂが電気的に接続される。
このように、本実施例の液晶表示装置では、複数の走査線と、複数の走査線に交差する複数の映像信号線と、複数の画素とが形成された表示領域と、表示領域の外側に形成された端子群とを有する。そして、端子群は、複数の走査線と複数の映像信号線とのうちの何れかまたは両方に端子配線を介して信号を供給する複数の端子１１ａと、ＦＰＣ５０と接続される複数の端子１１ｂとを有する。
＜抵抗検出用配線＞
図５（ａ）は実施例に係る抵抗検出用配線の形成位置を示す図である。図５（ｂ）は実施例に係るドライバＩＣのバンプ位置を示す図である。図５（ａ）（ｂ）はいずれも上面図である。
配線（第１の配線）１２ａは、ＴＦＴ基板１０上に形成され、表示領域側に近く、最も左側にある端子（第１の端子）１１ａ１とそれに隣接する端子（第２の端子）１１ａ２に接続されている。配線（第２の配線）１２ｂは、ＴＦＴ基板１０上に形成され、表示領域側に近く、最も右側にある端子（第４の端子）１１ａ４とそれに隣接する端子（第３の端子）１１ａ３に接続されている。配線１２ａと配線１２ｂの形状はどのようなものであってもよい。配線１２ａと配線１２ｂは、同じ長さおよび幅（同じ抵抗値になる長さおよび幅）であることが好ましい。また、配線１２ａと配線１２ｂは、走査線および映像線等の他の配線と交わらない位置に配置されている。ドライバＩＣ３０のバンプ（第１のバンプ）３１ａ１およびバンプ（第２のバンプ）３１ａ２が端子１１ａ１および端子１１ａ２にそれぞれ接続されているときは、バンブ３１ａ１とバンブ３１ａ１に隣接するバンプ３１ａ２が配線１２ａによって接続される。ドライバＩＣ３０のバンプ（第３のバンプ）３１ａ３およびバンプ（第４のバンプ）３１ａ４が端子１１ａ３および端子１１ａ４にそれぞれ接続されているときは、バンブ３１ａ３とバンブ３１ａ３に隣接するバンプ３１ａ４が配線１２ｂによって接続される。抵抗検出用配線１２（１２ａ，１２ｂ）は左右２箇所に形成されているが、左右のどちらか一方、または中央部１箇所形成してもよい。
図６はドライバＩＣの短辺側が歪んで実装されている表示装置の側面図である。図６に示すように、バンプ３１ａ，３１ｂを有するドライバＩＣ３０がＴＦＴ基板１０上に実装されている。また、フレキシブル配線基板（ＦＰＣ）５０がＴＦＴ基板１０に接続されている。図６はドライバＩＣ３０の短辺側を示している。ドライバＩＣ厚の薄膜化に伴い、圧着時にドライバＩＣが撓み、出力側バンプ３１ａの外側（表示領域側）にて弱圧着となる傾向がある。入力側バンプ３１ｂ（ＦＰＣ側）はバンプ面積が出力側のバンプ面積よりも大きいため、出力側バンプ３１ａよりは弱圧着になりにくい。図６に示すように弱圧着となると、ドライバＩＣ３０の隣接するバンブ３１ａ１，３１ａ２、または隣接するバンブ３１ａ３，３１ａ４は高い抵抗によって接続されることになる。場合によっては、隣接するバンブ３１ａ１，３１ａ２、または隣接するバンブ３１ａ３，３１ａ４は導通しないこともある。いずれにしても、隣接するバンブ３１ａ１，３１ａ２間または隣接するバンブ３１ａ３，３１ａ４間は高抵抗になる。したがって、バンプが弱圧着となると電気的に導通ができていないため、表示装置が点灯しないや表示不良のおそれがある。
そこで、隣接するバンブ３１ａ１，３１ａ２間および隣接するバンブ３１ａ３，３１ａ４間の抵抗値を測定することによって、弱圧着かどうかを判定することができる。
＜ドライバＩＣ＞
図７はドライバＩＣの回路構成を示す図である。図８（ａ）は電圧源を用いる電圧検出回路を示す図、図８（ｂ）は電流源を用いる電圧検出回路を示す図である。ドライバＩＣ３０は、バンプ（外部端子）３１ａ１とバンプ（外部端子）３１ａ２と抵抗検出回路３４とインタフェース回路（ＩＦ）３５とバンプ（外部端子）３１ｂとを有する。抵抗検出回路３４は電圧検出回路３４１とＡＤ変換器（ＡＤＣ）３４２を有する。電圧検出回路３４１はバンプ３１ａ１とバンプ３１ａ２との間の抵抗値を電圧として検出し、ＡＤ変換器３４２でデジタル値に変換して記憶する。ＡＤ変換器３４２の出力はインタフェース回路３５によって、バンプ３１ｂおよびＦＰＣ５０を介して表示装置ＬＣＤＭの外部の図示していない外部装置（検査装置等）に送られる。電圧値または外部装置で抵抗値に変換した値に基づいて、弱圧着を判定する。本実施例ではＡＤ変換器３４２で電圧値を検出しているが、コンパレータによって、所定の電圧と比較する方法であってもよい。
電圧検出回路３４１の構成例として、２つの例を以下に説明する。図８（ａ）に示すように、第１の例である電圧検出回路３４１Ａは、電圧源３３Ａと分圧回路３２Ａを有する。電圧源３３Ａはバンプ３１ａ１と接続されており、端子１１ａ１、抵抗検出用配線１２、端子１１ａ２を介してバンプ３１ａ２に接続されるようになっている。バンプ３１ａ１、ＡＣＦ４０、端子１１ａ１、抵抗検出用配線１２、端子１１ａ２、ＡＣＦ４０、バンプ３１ａ２で、抵抗Ｒａを構成している。分圧回路３２Ａはバンプ３１ａ２とグラウンド電源に接続された抵抗素子を有している。ノードＮＡはＡＤ変換器３５に接続されており、バンプ３１ａ２における電圧を検出する。
図８（ｂ）に示すように、第２の例である電圧検出回路３４１Ｂは、電流源３３Ｂと分圧回路３２Ｂを有する。電流源３３Ｂはバンプ３１ａ１と接続されており、端子１１ａ１、抵抗検出用配線１２、端子１１ａ２を介してバンプ３１ａ２に接続されるようになっている。バンプ３１ａ１、ＡＣＦ４０、端子１１ａ１、抵抗検出用配線１２、端子１１ａ２、ＡＣＦ４０、バンプ３１ａ２で、抵抗Ｒａを構成している。分圧回路３２Ｂはバンプ３１ａ２とグラウンド電源に接続された抵抗素子を有している。ノードＮＢはＡＤ変換器３５に接続されており、バンプ３１ａ２における電圧を検出する。
１箇所に抵抗検出用配線１２を形成するときは、図７に示すような回路でよいが、複数個所に抵抗検出用配線を形成するときは、ドライバＩＣは複数の抵抗検出回路を有すればよい。例えば、図５（ａ）に示すように、２箇所に抵抗検出用配線を配置する場合には、ドライバＩＣ３０は抵抗検出回路４を２つ有する。なお、インタフェース回路３６は２つの抵抗検出回路４に共通に１つ有していればよい。また、２つの抵抗検出回路４のＡＤ変換器３４２は共通に１つであってもよい。
バンブに接続される端子同士を配線することで抵抗（電圧）を検出することができる。圧着条件によって、抵抗値（電圧値）が変化し、抵抗値（電圧値）の変化が抵抗検出回路を通して、検出することができる。抵抗値が高くなる（電圧値が低くなる）とき、上記外部装置によってアラームを立てて、弱圧着を判定することができる。すなわち、ドライバＩＣのバンプはＴＦＴ基板上の配線を接続するようにされ、そのバンプ間の抵抗を検出することによって、バンプと端子が弱圧着かどうかを判定することができる。
ＡＣＦ粒子の圧痕があるか無いかを目視にて判定する従来の外観検査に比べ、電気特性による判定方法は、歩留まりの向上と判定の簡易化に繋がる。液晶表示装置は不良が発生する時、ＡＣＦ粒子の圧痕による不良となる原因を排除することができる。また、検査判定の簡易化により、検査コストの低減に繋がる。
また、特許文献１のように測定ピンを信号印加用のモニタ端と信号取出用のモニタ端子に当てる必要がないので、検査が容易であり、検査コストの低減に繋がる。
＜変形例１＞
図９（ａ）は変形例１に係る抵抗検出配線の形成位置を示す図である。図９（ｂ）は変形例１に係るドライバＩＣのバンプ位置を示す図である。図９（ａ）（ｂ）はいずれも上面図である。実施例に係る抵抗検出用配線の形成位置との違いについて以下説明し、抵抗検出回路等の重複する説明は省略する。
ドライバＩＣ３０は出力側（表示領域側）でバンブが千鳥配置になっているので、対応する千鳥配置になっている。したがって、実施例の外側（上側）の端子１１ａ１，１１ａ２，１１ａ３，１１ａ４の他に内側（下側）の端子１１ａ５，１１ａ６，１１ａ７，１１ａ８をそれぞれＴＦＴ基板１０Ａ上で配線している。すなわち、配線１２ｃは、ＴＦＴ基板１０Ａ上に形成され、左側に位置する端子１１ａ５とそれに隣接する端子１１ａ６に接続されている。配線１２ｄは、ＴＦＴ基板１０Ａ上に形成され、右側に位置する端子１１ａ８とそれに隣接する端子１１ａ７に接続されている。配線１２ｃと配線１２ｄの形状はどのようなものであってもよい。配線１２ｃと配線１２ｄは、配線１２ａ、１２ｂと同じ長さおよび幅（同じ抵抗値になる長さおよび幅）であることが好ましい。また、配線１２ａ，１２ｂ，１２ｃ，１２ｄは、走査線および映像線等の他の配線と交わらない位置に配置されている。ドライバＩＣ３０のバンプ３１ａ５，３１ａ６が端子１１ａ５，１１ａ６にそれぞれ接続されているときは、隣接するバンブ３１ａ５，３１ａ６同士が配線１２ｃによって接続される。ドライバＩＣ３０のバンプ３１ａ７，３１ａ８が端子１１ａ７，１１ａ８にそれぞれ接続されているときは、隣接するバンブ３１ａ７，３１ａ８同士が配線１２ｄによって接続される。抵抗検出用配線１２（１２ａ，１２ｂ，１２ｃ，１２ｄ）は左右２箇所に１組ずつ形成されているが、左右のどちらか一方、または中央部１箇所に１組形成してもよい。
図６で示されるように、弱圧着の際はドライバＩＣが撓み外側のバンプ３１ａ１，３１ａ２間の抵抗値が大きくなるために、外側のバンプ３１ａ１，３１ａ２間の抵抗値と内側のバンプ３１ａ５，３１ａ６間の抵抗値との比が大きくなる。この比を検出すると弱圧着がより高感度に検出可能となる。
外側のバンプ３１ａ１，３１ａ２間の抵抗値と内側のバンプ３１ａ５，３１ａ６間の抵抗値との比、および外側のバンプ３１ａ３，３１ａ４間の抵抗値と内側のバンプ３１ａ７，３１ａ８間の抵抗値との比を用いて、ドライバＩＣが弱圧着であるどうかを判定する。
＜変形例２＞
図１０（ａ）は変形例２に係る抵抗検出配線の形成位置を示す図である。図１０（ｂ）は変形例２に係るドライバＩＣのバンプ位置を示す図である。図１０（ａ）（ｂ）はいずれも上面図である。実施例に係る抵抗検出用配線の形成位置との違いについて以下説明し、抵抗検出回路等の重複する説明は省略する。
実施例の右側の端子１１ａ３，１１ａ４の替りに中央部の端子１１ａ９，１１ａ１０をＴＦＴ基板１０Ｂ上で配線している。すなわち、配線１２ｅは、ＴＦＴ基板１０Ｂ上に形成され、中央部に位置する端子１１ａ９とそれに隣接する端子１１ａ１０に接続されている。配線１２ｅの形状はどのようなものであってもよい。配線１２ｅは、配線１２ａ、１２ｂと同じ長さおよび幅（同じ抵抗値になる長さおよび幅）であることが好ましい。また、配線１２ａ，１２ｂ，１２ｅは、走査線および映像線等の他の配線と交わらない位置に配置されている。ドライバＩＣ３０のバンプ３１ａ９，３１ａ１０が端子１１ａ９，１１ａ１０にそれぞれ接続されているときは、隣接するバンブ３１ａ９，３１ａ１０同士が配線１２ｅによって接続される。抵抗検出用配線１２（１２ａ，１２ｅ）は左側と中央部との２箇所に形成されているが、右側と中央部との２箇所形成してもよい。
図１１にドライバの長辺側が歪んで実装されている表示装置の側面図である。また、図１１はドライバＩＣ３０の長辺側を示している。すなわち、図１１はＦＰＣ５０側から見た表示装置の側面図を示している。ガラス応力によって、ドライバＩＣの長辺が撓むことがあり、バンプ３１ａの外側（図１１において左端側または右端側）にて弱圧着となる傾向がある。
図１１に示すように弱圧着となると、ドライバＩＣ３０の隣接するバンブ３１ａ１，３１ａ２は高い抵抗によって接続されることになる。場合によっては、隣接するバンブ３１ａ１，３１ａ２は導通しないこともある。いずれにしても、隣接するバンブ３１ａ１，３１ａ２間は高抵抗になる。したがって、バンプが弱圧着となると電気的に導通ができていないため、表示装置が点灯しないや表示不良のおそれがある。
そこで、隣接するバンブ３１ａ１，３１ａ２間および隣接するバンブ３１ａ９，３１ａ１０間の抵抗値を測定することによって、弱圧着かどうかを判定することができる。外側のバンプ３１ａ１，３１ａ２間の抵抗値と中央部のバンプ３１ａ９，３１ａ１０間の抵抗値との比を用いて、ドライバＩＣが弱圧着であるどうかを判定する。
＜変形例３＞
図１２（ａ）は変形例３に係る抵抗検出用配線の形成位置を示す図である。図１２（ｂ）は変形例３に係るドライバＩＣのバンプ位置を示す図である。図１２（ａ）（ｂ）はいずれも上面図である。変形例３は、変形例２と変形例３とを組み合わせた例である。変形例２および変形例３に係る抵抗検出用配線の形成位置との違いについて以下説明し、抵抗検出回路等の重複する説明は省略する。
変形例２の外側（上側）の端子１１ａ１，１１ａ２，１１ａ３，１１ａ４、の内側（下側）の端子１１ａ５，１１ａ６，１１ａ７，１１ａ８、変形例３の中央部の端子１１ａ９，１１ａ１０の他に、中央部に端子１１ａ１１，１１ａ１２をそれぞれＴＦＴ基板１０Ｃ上で配線している。すなわち、配線１２ｆは、ＴＦＴ基板１０Ｃ上に形成され、中央部内側（下側）に位置する端子１１ａ１１とそれに隣接する端子１１ａ１２に接続されている。配線１２ｆの形状はどのようなものであってもよい。配線１２ｆは、配線１２ａ、１２ｂ等の他の配線と同じ長さおよび幅（同じ抵抗値になる長さおよび幅）であることが好ましい。また、配線１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆは、走査線および映像線等の他の配線と交わらない位置に配置されている。ドライバＩＣ３０のバンプ３１ａ１１，３１ａ１２が端子１１ａ１１，１１ａ１２にそれぞれ接続されているときは、隣接するバンブ３１ａ１１，３１ａ１２同士が配線１２ｆによって接続される。
外側のバンプ３１ａ１，３１ａ２間の抵抗値と内側のバンプ３１ａ５，３１ａ６間の抵抗値との比、および外側のバンプ３１ａ３，３１ａ４間の抵抗値と内側のバンプ３１ａ７，３１ａ８間の抵抗値との比を用いて、ドライバＩＣが弱圧着であるどうかを判定する。これにより、短辺方向の撓みによる弱圧着であることがわかる。
外側のバンプ３１ａ１，３１ａ２間の抵抗値と中央部のバンプ３１ａ９，３１ａ１０間の抵抗値との比を用いて、ドライバＩＣが弱圧着であるどうかを判定する。これにより、長辺方向の撓みによる弱圧着であることがわかる。
以上、本発明者によってなされた発明を実施の形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施の形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
０・・・表示装置
１ａ１・・・第１の端子
１ａ２・・・第２の端子
２・・・配線
３・・・ドライバＩＣ
３ａ１・・・第１のバンプ
３ａ２・・・第２のバンプ
４・・・抵抗検出回路

Claims (20)

  1. 表示装置は、
    第１および第２のバンプを有するドライバＩＣと、
    前記ドライバＩＣの第１および第２のバンプとそれぞれ接続するようにされる第１および第２の端子と、
    前記第１および第２の端子を接続する第１の配線と、
    をＴＦＴ基板上に有し、
    前記ドライバＩＣは、前記第１のバンプと前記第２のバンプとの間の抵抗を検出する第１の抵抗検出回路を有する。
  2. 請求項１の表示装置において、
    前記ドライバＩＣは第１の長辺と前記第１の長辺に対向する第２の長辺と第１の短辺と第１の短辺に対向する第２の短辺を有し、
    ドライバＩＣのバンプは前記第１の長辺に沿って千鳥配置されており、
    前記第１および第２のバンプは前記第１の長辺に近い側に配置され、
    前記第１のバンプは前記第２のバンプに隣接して配置される。
  3. 請求項２の表示装置において、
    前記ＴＦＴ基板は、さらに、第３および第４の端子と、前記第３および第４の端子を接続する第２の配線と、を有し、
    前記ドライバＩＣは、さらに、前記第３および第４の端子とそれぞれ接続するようにされる第３および第４のバンプと、前記第３のバンプと前記第４のバンプとの間の抵抗を検出する第２の抵抗検出回路と、を有する。
  4. 請求項３の表示装置において、
    前記第３および第４のバンプは前記第１の長辺に近い側に配置され、
    前記第３のバンプは前記第４のバンプに隣接して配置され、
    前記第３および第４のバンプは前記第２の短辺側に配置される。
  5. 請求項４の表示装置において、
    前記ＴＦＴ基板は、さらに、第５から第８の端子と、前記第５および第６の端子を接続する第３の配線と、前記第７および第８の端子を接続する第４の配線と、を有し、
    前記ドライバＩＣは、さらに、前記第５から第８の端子とそれぞれ接続するようにされる第５から第８のバンプと、前記第５のバンプと前記第６のバンプとの間の抵抗を検出する第３の抵抗検出回路と、前記第７のバンプと前記第８のバンプとの間の抵抗を検出する第４の抵抗検出回路と、を有する。
  6. 請求項５の表示装置において、
    前記第５から第８のバンプは前記第１の長辺に遠い側に配置され、
    前記第５のバンプは前記第６のバンプに隣接して配置され、
    前記第６のバンプは前記第７のバンプに隣接して配置され、
    前記第５および第６のバンプはそれぞれ前記第１および第２のバンプに隣接して配置され、
    前記第７および第８のバンプはそれぞれ前記第３および第４のバンプに隣接して配置される。
  7. 請求項６の表示装置と外部装置を有し、
    前記外部装置は、前記第１の抵抗検出回路の検出結果と前記第２の抵抗検出回路の検出結果とに基づいて弱圧着を判定する検査システム。
  8. 請求項７の検査システムにおいて、
    前記外部装置は、前記第３の抵抗検出回路の検出結果と前記第４の抵抗検出回路の検出結果とに基づいて弱圧着を判定する。
  9. 請求項２の表示装置において、
    前記ＴＦＴ基板は、さらに、第９および第１０の端子と、前記第９および第１０の端子を接続する第５の配線と、を有し、
    前記ドライバＩＣは、さらに、前記第９および第１０の端子とそれぞれ接続するようにされる第９および第１０のバンプと、前記第９のバンプと前記第１０のバンプとの間の抵抗を検出する第５の抵抗検出回路と、を有する。
  10. 請求項９の表示装置において、
    前記第９および第１０のバンプは前記第１の長辺に近い側に配置され、
    前記第９のバンプは前記第１０のバンプに隣接して配置され、
    前記第９および第１０のバンプは前記第１の長辺の中央部に配置される。
  11. 請求項１０の表示装置と外部装置を有し、
    前記外部装置は、前記第１の抵抗検出回路の検出結果と前記第５の抵抗検出回路の検出結果とに基づいて弱圧着を判定する検査システム。
  12. 請求項６の表示装置において、
    前記ＴＦＴ基板は、さらに、第９から第１２の端子と、前記第９および第１０の端子を接続する第５の配線と、前記第１１および第１２の端子を接続する第６の配線と、を有し、
    前記ドライバＩＣは、さらに、前記第９から第１２の端子とそれぞれ接続するようにされる第９から第１２のバンプと、前記第９のバンプと前記第１０のバンプとの間の抵抗を検出する第５の抵抗検出回路と、前記第１１のバンプと前記第１２のバンプとの間の抵抗を検出する第６の抵抗検出回路とを有する。
  13. 請求項９の表示装置において、
    前記第９および第１０のバンプは前記第１の長辺に近い側に配置され、
    前記第９のバンプは前記第１０のバンプに隣接して配置され、
    前記第９および第１０のバンプは前記第１の長辺の中央部に配置され、
    前記第１１および第１２のバンプは前記第１の長辺に遠い側に配置され、
    前記第１１のバンプは前記第１２のバンプに隣接して配置され、
    前記第１１および第１２のバンプはそれぞれ前記第９および第１０のバンプに隣接して配置される。
  14. 請求項１３の表示装置と外部装置を有し、
    前記外部装置は、前記第１の抵抗検出回路の検出結果と前記第３の抵抗検出回路の検出結果と前記第５の抵抗検出回路の検出結果に基づいて弱圧着を判定する検査システム。
  15. 請求項１４の検査システムにおいて、
    前記外部装置は、前記第２の抵抗検出回路の検出結果と前記第４の抵抗検出回路の検出結果と前記第５の抵抗検出回路の検出結果に基づいて弱圧着を判定する。
  16. 第１および第２の端子と、前記第１および第２の端子を接続する第１の配線と、を有するＴＦＴ基板上にＣＯＧ実装されるドライバＩＣは、
    第１の長辺と、
    前記第１の長辺に対向する第２の長辺と、
    第１の短辺と、
    前記第１の短辺に対向する第２の短辺と、
    前記第１の端子と接続するようにされる第１のバンプと、
    前記第２の端子と接続するようにされる第２のバンプと、
    前記第１のバンプと前記第２のバンプとの間の抵抗を検出する第１の抵抗検出回路と、
    を有し、
    前記第１および第２のバンプは前記第１の長辺に沿って配置され、前記第１のバンプは前記第２のバンプに隣接して配置される。
  17. 請求項１６のドライバＩＣは、さらに、
    前記ＴＦＴ基板上の第５の端子および前記第５の端子と第３の配線によって接続される第６の端子とそれぞれ接続するようにされる第５および第６のバンプと、
    前記第５のバンプと前記第６のバンプとの間の抵抗を検出する第３の抵抗検出回路と、
    を有る。
  18. 請求項１７のドライバＩＣにおいて、
    前記第５および第６のバンプは、前記第１の長辺に対して前記第１および第２のバンプより遠い側に配置され、
    前記第５のバンプは前記第６のバンプに隣接して配置され、
    前記第５および第６のバンプはそれぞれ前記第１および第２のバンプに隣接して配置される。
  19. 請求項１６のドライバＩＣは、さらに、
    前記ＴＦＴ基板上の第９の端子および前記第９の端子と第５の配線によって接続される第１０の端子とそれぞれ接続するようにされる第９および第１０のバンプと、
    前記第９のバンプと前記第１０のバンプとの間の抵抗を検出する第５の抵抗検出回路と、
    を有る。
  20. 請求項１７のドライバＩＣにおいて、
    前記第９および第１０のバンプは、前記第１の長辺に沿って配置され、
    前記第９のバンプは前記第１０のバンプに隣接して配置され、
    前記第９および第１０のバンプは第１の長辺の中央部に配置される。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017138377A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
JP2018092169A (ja) * 2016-11-30 2018-06-14 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
DE112017004590T5 (de) 2016-10-05 2019-06-13 Rohm Co., Ltd. Anzeigetreiber-ic
JP2020085476A (ja) * 2018-11-16 2020-06-04 ローム株式会社 半導体装置、表示ドライバ及び表示装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016224297A (ja) * 2015-06-01 2016-12-28 株式会社ジャパンディスプレイ 表示装置
CN105116578A (zh) * 2015-09-06 2015-12-02 深圳市华星光电技术有限公司 驱动器芯片结构及液晶显示装置
CN105679216B (zh) * 2016-01-04 2018-05-22 京东方科技集团股份有限公司 一种显示装置的检测装置和检测方法
US9928767B2 (en) * 2016-01-05 2018-03-27 Futurewei Technologies, Inc. System and method for testing chip-on-glass bonding quality
JP2017181574A (ja) * 2016-03-28 2017-10-05 株式会社ジャパンディスプレイ 表示装置
CN106604543B (zh) * 2017-02-17 2019-03-15 京东方科技集团股份有限公司 电路组件及其制造方法和绑定设备
CN108648672B (zh) * 2018-07-03 2021-08-31 京东方科技集团股份有限公司 探头模块及点灯测试系统
CN108957807A (zh) * 2018-08-08 2018-12-07 昆山龙腾光电有限公司 一种绑定检测系统及显示面板
CN110368578A (zh) * 2019-07-23 2019-10-25 北京中安信合科技有限公司 一种静电释放器
KR20230131349A (ko) * 2022-03-03 2023-09-13 삼성디스플레이 주식회사 표시 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3846482B2 (ja) * 2004-01-30 2006-11-15 セイコーエプソン株式会社 バンプ付ｉｃ並びにそれを用いた表示装置及び電子機器
TWI231045B (en) * 2004-02-19 2005-04-11 Au Optronics Corp TFT substrate and its fabricating method
JP4974154B2 (ja) 2007-03-30 2012-07-11 京セラディスプレイ株式会社 基板への集積回路の接続方法
FR2915628B1 (fr) * 2007-04-27 2011-12-30 Valeo Systemes Thermiques Dispositif electronique comportant deux composants electroniques relies entre eux par un connecteur souple
JP5513933B2 (ja) * 2009-06-30 2014-06-04 株式会社ジャパンディスプレイ タッチセンサおよび表示装置
US9148957B2 (en) * 2011-03-04 2015-09-29 Sharp Kabushiki Kaisha Electronic circuit substrate, display device, and wiring substrate
KR101971066B1 (ko) * 2012-11-01 2019-04-24 삼성디스플레이 주식회사 표시 장치 및 본딩 테스트 시스템
KR101934439B1 (ko) * 2012-12-27 2019-03-25 엘지디스플레이 주식회사 본딩 불량 검출이 가능한 디스플레이 장치

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017138377A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
US9818771B2 (en) 2016-02-02 2017-11-14 Japan Display Inc. Display device
DE112017004590T5 (de) 2016-10-05 2019-06-13 Rohm Co., Ltd. Anzeigetreiber-ic
US10872576B2 (en) 2016-10-05 2020-12-22 Rohm Co., Ltd. Display driver IC
JP2018092169A (ja) * 2016-11-30 2018-06-14 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
JP7037923B2 (ja) 2016-11-30 2022-03-17 三星ディスプレイ株式會社 表示装置
US11347120B2 (en) 2016-11-30 2022-05-31 Samsung Display Co., Ltd. Display device
US11874569B2 (en) 2016-11-30 2024-01-16 Samsung Display Co., Ltd. Display device
JP2020085476A (ja) * 2018-11-16 2020-06-04 ローム株式会社 半導体装置、表示ドライバ及び表示装置

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