KR100380515B1 - 멀티 테스트 회로를 구비하는 반도체 웨이퍼 - Google Patents

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KR100380515B1 KR10-1999-0008946A KR19990008946A KR100380515B1 KR 100380515 B1 KR100380515 B1 KR 100380515B1 KR 19990008946 A KR19990008946 A KR 19990008946A KR 100380515 B1 KR100380515 B1 KR 100380515B1
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Abstract

본 발명은 웨이퍼 상에 형성되는 복수의 칩의 검사를 효율적으로 실행하는 데에 바람직한 반도체 웨이퍼에 관한 것으로, 반도체 웨이퍼에 대하여 논리 칩의 수를 여러개 확보하여, 칩의 입출력부에 손상이 발생하는 것을 방지하는 것을 목적으로 한다.
반도체 웨이퍼(10)상에 복수의 칩(12)과 동시에 테스트 회로(14) 및 출력 패드(16)를 마련한다. 테스트 회로(14)가 구비하는 복수의 입력 패드를 테스트 배선(18)을 거쳐서 모든 칩(12)이 대응하는 단자에 접속한다. 칩(12)과 출력 패드(16)를 테스트 배선(20)에 의해 접속한다. 테스트 회로(14) 및 출력 패드(16)를 이용하여 모든 칩(12)을 대상으로 하는 테스트(멀티 테스트)를 실행한다. 테스트 회로(14) 및 출력 패드(16)는 반도체 웨이퍼(10)의 주연부에 마련한다.

Description

멀티 테스트 회로를 구비하는 반도체 웨이퍼{SEMICONDUCTOR WAFER HAVING A MULTI-TEST CIRCUIT, AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE INCLUDING MULTI-TEST PROCESS}
본 발명은, 멀티 테스트 회로를 구비하는 반도체 웨이퍼 및 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법에 관한 것으로, 특히, 웨이퍼상에 형성되는 복수의 칩의 검사를 효율적으로 실행하는 데에 있어서 바람직한 멀티 테스트 회로를 구비하는 반도체 웨이퍼 및 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 과정에서는, 웨이퍼상에 칩이 형성된 시점에서 칩의 검사가 행해진다. 종래, 이러한 웨이퍼 검사에서는, 각각의 칩의 입출력 패드에 검사침을 접촉시켜서, 1개씩, 또는 4개씩 칩의 기능을 검사하는 방법이 일반적으로 채용되고 있었다.
그러나, 상기 종래의 웨이퍼 검사 방법에 있어서는, 칩의 입출력 패드와 검사침(inspection stylus)의 접촉이 적정하지 않은 경우에, 그 입출력 패드에 대해 몇번씩이나 반복적으로 검사침을 접촉시키게 되는 경우가 있다. 이 경우, 웨이퍼 검사가 실행됨에 따라서 칩의 입출력 패드에 손상이 발생하는 경우가 있다. 또한, 종래의 웨이퍼 검사 방법과 같이, 칩을 1개씩 또는 4개씩 검사하는 방법으로는, 모든 칩을 검사하는 데에 막대한 시간이 소요되게 된다. 이러한 점에서, 종래의 웨이퍼 검사 방법은, 반도체 장치의 비용 저감에 방해 요인이 되어 왔다.
본 발명의 목적은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 반도체 웨이퍼에 대하여 논리 칩의 수를 여러개 확보하면서, 칩의 입출력 패드에 손상을 주는 일 없이, 웨이퍼 상에 형성되는 복수의 칩을 효율적으로 검사할 수 있는 멀티 테스트 회로를 구비하는 반도체 웨이퍼를 제공하는 것이다.
본 발명의 또다른 목적은, 반도체 웨이퍼에 대하여 논리 칩의 수를 여러개 확보하면서, 칩의 입출력 패드에 손상을 주는 일 없이, 웨이퍼 상에 형성되는 복수의 칩을 효율적으로 검사하는 데에 유효한 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1의 반도체 웨이퍼의 평면도,
도 2는 도 1에 나타내는 반도체 웨이퍼상에 형성되는 테스트 회로의 확대도,
도 3은 도 1에 나타내는 반도체 웨이퍼와 대비되는 반도체 웨이퍼의 주요부의 단면도,
도 4는 도 1에 나타내는 반도체 웨이퍼의 주요부의 단면도,
도 5는 본 발명의 실시예 2의 반도체 웨이퍼의 평면도,
도 6은 본 발명의 실시예 2의 반도체 웨이퍼를 대상으로 하는 멀티 테스트에 이용되는 테스트 보드의 평면도,
도 7은 본 발명의 실시예 3의 반도체 웨이퍼의 평면도,
도 8은 도 7에 나타내는 반도체 웨이퍼상에 형성되는 칩의 주요부를 확대하여 나타낸 도면,
도 9는 도 7에 나타내는 반도체 웨이퍼를 이용하는 반도체 장치의 제조 방법에 있어서 실행되는 일련의 처리를 도시한 플로우차트,
도 10은 본 발명의 실시예 4의 반도체 웨이퍼의 평면도,
도 11은 본 발명의 실시예 5의 반도체 웨이퍼의 평면도.
도면의 주요 부분에 대한 부호의 설명
10, 50, 80, 110, 120 : 반도체 웨이퍼
12 : 칩 14 : 테스트 회로
16 : 출력 패드 18, 20 : 테스트 배선
22, 84 : 스크라이브 라인 영역 24 : 입력 패드
36 : 제 1 메탈 배선 38, 44 : 제 2 메탈 배선
42 : 테스트 배선부 46 : 스루홀
52, 54, 56 : 접속 패드 58 : 테스트 보드
60 : 외부 테스트 배선 64, 66, 68, 70 : 검사침
82 : 상층부 테스트 배선 99 : 제 3 메탈 배선
112 : 타이밍 발생기/알고리즘 패턴 발생기(TG/ALPG)
122 : 위상 록 루프 회로(PLL 회로)
본 발명의 청구항 1에 관한 멀티 테스트 회로를 구비하는 반도체 웨이퍼는, 복수의 칩과, 상기 복수의 칩을 테스트하기 위한 멀티 테스트 회로를 구비하는 반도체 웨이퍼에 있어서, 상기 멀티 테스트 회로는, 상기 복수의 칩의 단자에 접속되는 입력 패드를 포함하는 테스트 회로와, 상기 복수의 칩의 출력 단자의 각각에 접속되는 복수의 출력 패드를 구비하되, 상기 테스트 회로 및 상기 출력 패드는, 웨이퍼의 주연 부분에 마련되어 있는 것을 특징으로 하는 것이다.
본 발명의 청구항 2에 관한 멀티 테스트 회로를 구비하는 반도체 웨이퍼는, 상기 복수의 칩 사이에 확보되는 스크라이브 라인 영역에, 상기 테스트 회로와 상기 복수의 칩을 접속하는 테스트 배선을 구비하는 것을 특징으로 하는 것이다.
본 발명의 청구항 3에 관한 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법은, 반도체 웨이퍼상에 복수의 칩을 형성하는 칩 형성 공정과, 반도체 웨이퍼의 주연부에, 상기 복수의 칩의 단자에 접속되는 입력 패드를 포함하는 테스트회로와, 상기 복수의 칩의 출력 단자의 각각에 접속되는 복수의 출력 패드를 형성하는 멀티 테스트 회로 형성 공정과, 상기 테스트 회로 및 출력 패드를 이용하여 상기 복수의 칩을 테스트하는 멀티 테스트 공정과, 상기 테스트 공정후에 상기 복수의 칩을 분할하는 분할 공정을 구비하는 것을 특징으로 하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또한, 각 도면에 있어서 공통되는 요소에는, 동일한 부호를 부여하고 중복된 설명을 생략한다.
(실시예 1)
도 1은, 본 발명의 실시예 1의 반도체 웨이퍼(10)의 평면도를 나타낸다. 도 1에 도시하는 바와 같이, 반도체 웨이퍼(10) 상에는 복수의 칩(12)이 형성되어 있다. 칩(12)은, 각각 독립된 기능을 실현하는 반도체 장치이다. 이하, 칩(12)이 DRAM인 경우에 대하여 설명한다.
반도체 웨이퍼(10) 상에는, 그 주연부(周緣部)에, 1개의 테스트 회로(14) 및 복수의 출력 패드(16)가 마련되어 있다. 출력 패드(16)는, 각각의 칩(12)에 대응하여 마련되어 있다. 반도체 웨이퍼(10) 상에는, 테스트 회로(14)와 모든 칩(12)을 접속하는 복수의 테스트 배선(18), 칩(12)과 출력 패드(16)를 접속하는 복수의테스트 배선(20)이 더 형성되어 있다. 인접하는 칩(12) 사이에는, 그들의 분할에 이용되는 스크라이브 라인 영역(22)이 확보되어 있다. 상기 테스트 배선(18)은, 그 스크라이브 라인 영역(22)에 형성되어 있다.
도 2는, 테스트 회로(14)의 확대도를 나타낸다. 도 2에 도시하는 바와 같이, 테스트 회로(14)에는 복수의 입력 패드(24)가 마련되어 있다. 본 실시예에 있어서, 칩(12)(DRAM)은, 각각 전원 단자 VCC, 접지 단자 GND, 어드레스 입력 단자 A1∼An, 로우 어드레스 스트로브 단자 RAS, 컬럼 어드레스 스트로브 단자 CAS, 기입 인에이블 단자 WE, 출력 인에이블 단자 OE, 데이터 단자 DQ1∼DQn 등의 단자를 구비하고 있다. 테스트 회로(14)의 입력 패드(24)는 그들의 단자 각각에 대응하여 마련되어 있다.
다음에, 도 3 및 도 4를 참조하여, 반도체 웨이퍼(10)의 단면 구조에 대해 설명한다.
도 3은, 반도체 웨이퍼(10)와 대비되는 반도체 웨이퍼(26)의 단면도를 나타낸다. 도 3에 나타내는 반도체 웨이퍼(26)는, 그 표면에 복수의 칩(12)만을 구비하는 일반적인 구조를 갖고 있다. DRAM에 있어서는, 일반적으로, 그 기능을 실현하기 위해서 2층의 배선 구조가 이용된다. 이 때문에, 반도체 웨이퍼(26) 상에는, 제 1 메탈 배선(28)과, 그 상층부에 마련되는 제 2 메탈 배선(30)이 형성되어 있다. 이들 배선은, 스루홀(32) 등을 거쳐 필요한 개소가 도통되어 있다. 제 1 메탈 배선(28), 제 2 메탈 배선 및 스루홀(32)은, 각각의 칩(12)에 대응하여 마련되어 있다. 이들 배선은 유리 코팅(34) 등에 의해 덮어져 있다.
반도체 웨이퍼(26) 상에 형성되는 복수의 칩(12)은, 스크라이브 라인 영역(22)에 의해 분할된 후, 각각 독립하여 기능하도록 마련되어 있다. 따라서, 칩(12)의 기능을 실현하기 위해서는, 스크라이브 라인 영역(22)에 배선을 실시할 필요가 없다. 이 때문에, 도 3에 도시하는 바와 같이, 반도체 웨이퍼(26)의 스크라이브 라인 영역(22)에는, 아무런 배선이 실시되어 있지 않다.
도 4는, 본 실시예의 반도체 웨이퍼(10)의 단면도를 나타낸다. 도 4에 도시하는 바와 같이, 반도체 웨이퍼(10)는, 제 1 메탈 배선(36), 제 2 메탈 배선(38) 및 스루홀(32)을 구비하고 있다. 제 2 배선(38) 및 스루홀(32)은, 각각의 칩(12)에 대응하여 마련되어 있다. 한편, 제 1 메탈 배선(36)은, 스크라이브 라인 영역(22)을 사이에 두고 배치되는 복수의 칩(12)에 대하여 공통으로 마련되어 있다. 즉, 제 1 메탈 배선(36)은, 각각의 칩(12)의 기능을 확보하는 데에 필요한 기능 배선부(40)와, 스크라이브 라인 영역(22)을 횡단(橫斷)하여 마련되는 테스트 배선부(42)를 구비하고 있다. 테스트 배선부(42)는, 칩(12)의 단자(VCC, GND, RAS, CAS 등)의 각각에 대응하여 마련되어 있다.
스크라이브 라인 영역(22)에는, 스크라이브 라인 영역(22)을 종단(縱斷)하는 복수의 제 2 메탈 배선(44)이 더 마련되어 있다. 제 2 메탈 배선(44)은, 각각 스루홀(46) 등을 거쳐 적당한 제 1 메탈 배선(36)(테스트 배선부(42))과 도통하고 있다. 제 2 메탈 배선(44)은, 각각 그들 단부에 있어서 테스트 회로(14)가 구비하는 입력 패드(24)(도 2 참조)의 하나와 도통하고 있다. 각 칩(12)의 입력 단자는, 상술한 테스트 배선부(42), 제 2 메탈 배선(44) 및 스루홀(46)을 거쳐서, 대응하는입력 패드(24)와 도통하고 있다. 본 실시예에 있어서, 도 1에 도시하는 테스트 배선(18)은, 이들 테스트 배선부(42), 제 2 메탈 배선(44) 및 스루홀(46)에 의해 구성되어 있다.
상술한 바와 같이, 본 실시예의 반도체 웨이퍼(10)는, 모든 칩(12)의 단자와 도통하는 복수의 입력 패드(24)를 구비하고 있다. 따라서, 반도체 웨이퍼(10)에 따르면, 입력 패드(24)에 대하여 적당한 테스트 패턴 신호를 입력함으로써, 모든 칩(12)을 동시에 테스트 동작시킬 수 있다. 또한, 본 실시예에 있어서, 각각의 출력 패드(16)에는, 대응하는 칩(12)으로부터, 테스트 동작에 따른 테스트 결과가 출력된다. 이 때문에, 출력 패드(16)로부터 얻어지는 정보에 의하면, 칩(12)의 양부(良否)를 판단할 수 있다.
따라서, 본 실시예의 반도체 웨이퍼(10)에 의하면, 모든 출력 패드(16)와 테스트 회로(14)의 입력 패드(24)에 있어서 외부 기기와의 접속을 확보함으로써, 그 표면에 형성되어 있는 모든 칩(12)의 검사(이하, 멀티 테스트라고 칭함)를 효율적으로 실행할 수 있다. 이 경우, 칩(12)의 출력 단자와 외부 기기를 직접 접촉시킬 필요가 없기 때문에, 웨이퍼 검사를 실행하는 데 따른 칩(12)의 손상을 확실히 방지할 수 있다.
또한, 본 실시예에 있어서는, 테스트 회로(14) 및 출력 패드(16)가, 반도체 웨이퍼(10)의 주연부에, 보다 구체적으로는 반도체 웨이퍼(10)의 영역 중 칩(12)의 형성이 곤란한 영역에 형성되어 있다. 또한, 본 실시예에 있어서, 테스트 배선(18)은, 반도체 웨이퍼(10) 상에 확보해야 할 스크라이브 라인 영역(22)을 이용하여 마련되어 있다. 이 때문에, 본 실시예의 반도체 웨이퍼(10)에 따르면, 확보할 수 있는 논리 칩의 수를 크게 감소시키지 않고서, 상술한 우수한 효과를 얻을 수 있다.
본 발명의 반도체 웨이퍼(10)를 이용하는 반도체 장치의 제조 과정에서는,
(1) 반도체 웨이퍼(10) 상에 복수의 칩(12)을 형성하는 「칩 형성 공정」,
(2) 반도체 웨이퍼(10) 상에 테스트 회로(14), 출력 패드(16) 및 테스트 배선(18)을 형성하는 「멀티 테스트 회로 형성 공정」,
(3) 테스트 회로(14) 및 출력 패드(16)를 이용하여 멀티 테스트를 실행하는 「멀티 테스트 공정」 및
(4) 멀티 테스트의 실행후에 스크라이브 라인 영역(22)을 따라 칩(12)을 분할하는 「분할 공정」 등의 처리가 실행된다.
상술한 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼(10)에 대하여 논리 칩의 수를 여러개 확보할 수 있고, 또한 칩(12)의 검사를 효율적으로 실행할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다.
(실시예 2)
다음에, 도 5 및 도 6을 참조하여, 본 발명의 실시예 2에 대하여 설명한다.
도 5는, 본 발명의 실시예 2의 반도체 웨이퍼(50)의 평면도를 나타낸다. 도 5에 도시하는 바와 같이, 본 실시예의 반도체 웨이퍼(50)는, 칩(12)과 도통하는 접속 패드(52)를 구비하고 있다. 이들 접속 패드(52)는, 칩(12)이 구비하는 각 단자와 도통하도록, 스크라이브 라인 영역(22)에 마련되어 있다. 또한, 반도체 웨이퍼(50)는, 테스트 회로(14)와 도통하는 접속 패드(54), 출력 패드(16)와 도통하는 접속 패드(56)를 구비하고 있다. 테스트 회로(14)에 대응하는 접속 패드(52)는, 패드(24)(도 2 참조)의 각각에 도통하고 있다.
도 6은, 본 실시예의 반도체 웨이퍼(50)의 멀티 테스트에 이용되는 테스트 보드(58)를 나타낸다. 테스트 보드(58)에는, 복수의 외부 테스트 배선(60, 62)이 형성되어 있다. 도 6에 나타내는 외부 테스트 배선(60)은, 반도체 웨이퍼(50)의 스크라이브 라인 영역(22)에 대응하는 위치에 마련되어 있다. 외부 테스트 배선(60)의 단부에는, 테스트 회로(14)와 도통하는 접속 패드(54)의 접속을 얻기 위한 검사침(64)이 마련되어 있다. 또한, 외부 테스트 배선(60)의 소정 부위에는, 칩(12)과 도통하는 접속 패드(52)와의 도통을 얻기 위한 검사침(66)이 마련되어 있다.
또한, 도 6에 나타내는 외부 테스트 배선(62)의 양단에는, 각각, 칩(12)과 도통하는 접속 패드(52)와의 접속을 얻기 위한 검사침(68)과, 출력 패드(16)와의 도통을 얻기 위한 검사침(70)이 마련되어 있다. 상술한 테스트 보드(58)를 적절히 반도체 웨이퍼(50)에 겹치게 하면, 검사침(64∼70)을 접촉 패드(52, 54, 56)에 접촉시킬 수 있다. 이 경우, 실시예 1의 반도체 웨이퍼(10)가 구비하는 것과 마찬가지의 멀티 테스트 회로를 얻을 수 있다. 이 때문에, 본 실시예의 반도체 웨이퍼(50) 및 테스트 보드(58)에 의하면, 실시예 1의 경우와 마찬가지로, 논리 칩의 수를 여러개 확보하면서, 모든 칩(12)을 대상으로 하는 멀티 테스트를 효율적으로 실행할 수 있다.
상술한 바와 같이, 본 실시예에 있어서는, 반도체 웨이퍼(50) 상에 테스트 배선을 형성할 필요가 없다. 이 때문에, 본 실시예의 반도체 웨이퍼(50)는, 실시예 1의 반도체 웨이퍼(10)에 비하여 효율적으로 제조할 수 있다. 또한, 본 실시예에 있어서, 테스트 보드(58)의 검사침(66, 68)과 접촉하는 접속 패드(52)는, 스크라이브 라인 영역(22)에 마련되어 있다. 즉, 접속 패드(52)는, 반도체 장치의 제조 과정에서 제거되는 요소이다.
바꿔말하면, 본 실시예의 반도체 웨이퍼(50)에 있어서, 접속 패드(52)에 발생하는 손상은, 칩(12)의 손상으로서 잔존하는 경우가 없다. 이 때문에, 본 실시예의 구조에 따르면, 실시예 1의 경우와 마찬가지로, 멀티 테스트 실행에 따른 칩(12)의 손상을 확실히 방지할 수 있다.
본 발명의 반도체 웨이퍼(50)를 이용하는 반도체 장치의 제조 과정에서는,
(1) 반도체 웨이퍼(50)상에 복수의 칩(12)을 형성하는 「칩 형성 공정」,
(2) 반도체 웨이퍼(50)상에 테스트 회로(14), 출력 패드(16) 및 접속 패드(52∼56)를 형성하는 「멀티 테스트 회로 형성 공정」,
(3) 외부 테스트 배선(60, 62)을 구비하는 테스트 보드(58)를, 외부 테스트 배선(60, 62)과 접속 패드(52∼56)가 도통하도록 반도체 웨이퍼(50) 상에 배치하고, 또한 테스트 회로(14) 및 출력 패드(16)를 이용하여 멀티 테스트를 실행하는 「멀티 테스트 공정」 및
(4) 멀티 테스트의 실행후에 스크라이브 라인 영역(22)을 따라 칩(12)을 분할하는 「분할 공정」 등의 처리가 실행된다.
상술한 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼(50)에 대하여 논리 칩의 수를 여러개 확보할 수 있고, 또한 칩(12)의 검사를 효율적으로 실행할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 그런데, 상기 실시예에 있어서는, 외부 테스트 배선(60, 62)을 테스트 보드(58)에 마련하고, 테스트 보드(58)와 반도체 웨이퍼(50)를 겹쳐서 멀티 테스트를 실행하는 것으로 하고 있지만, 본 발명은 이것에 한정되는 것이 아니라, 외부 테스트 배선(60, 62)을 테스트 필름에 마련하고, 그 테스트 필름을 반도체 웨이퍼(50)에 부착시켜 멀티 테스트를 실행하는 것으로 하여도 무방하다.
(실시예 3)
다음에, 도 7 내지 도 9를 참조하여, 본 발명의 실시예 3에 대하여 설명한다.
도 7은, 본 발명의 실시예 3의 반도체 웨이퍼(80)의 평면도를 나타낸다. 도 7에 도시하는 바와 같이, 반도체 웨이퍼(80)는, 테스트 회로(14)와 모든 칩(12)을 접속하는 복수의 상층부 테스트 배선(82)을 구비하고 있다. 상층부 테스트 배선(82)은 칩(12)과 겹쳐지도록, 즉 다이싱(dicing) 라인 영역(84)을 이용하지 않은 위치에 마련되어 있다.
본 실시예의 반도체 웨이퍼(80)와 같이, 상층부 테스트 배선(82)이, 다이싱 라인 영역(84)을 이용하지 않고서 형성되는 경우에는, 실시예 1 및 실시예 2의 경우에 비하여, 다이싱 라인 영역(84)의 폭을 좁게 할 수 있다. 이 때문에, 본 실시예의 반도체 웨이퍼(80)에 따르면, 실시예 1 또는 실시예 2의 반도체 웨이퍼(10, 50)에 비해 더 많은 논리 칩의 수를 확보할 수 있다.
도 8은, 반도체 웨이퍼(80)상에 형성되는 칩(12)의 주요부를 확대하여 나타낸 도면를 도시한다. 도 8에 도시하는 바와 같이, 칩(12)은 메모리 셀부(86) 및 주변 회로부(88)를 구비하고 있다. 메모리 셀부(86)에 있어서, 저장 노드(90)나 셀 플레이트(92)의 상층부에는 제 1 메탈 배선(94)이 형성되어 있다. 또한, 제 1 메탈 배선(94)의 상층부에는 제 2 메탈 배선(96)이 형성되어 있다. 마찬가지로, 주변 회로부(88)에는, N 영역(98)이나 P 영역(97)의 상부에, 제 1 메탈 배선(94) 및 제 2 메탈 배선(96)이 형성되어 있다. 이들 제 1 메탈 배선(94) 및 제 2 메탈 배선(96)은, 칩(12)의 기능, 즉 DRAM의 기능을 실현하는 데에 있어서 필요한 배선이다.
도 8에 도시하는 바와 같이, 제 2 메탈 배선(96)의 상층부에는, 주변 회로부(88)에 의해 제 2 메탈 배선(96)과 도통하는 제 3 메탈 배선(99)이 형성되어 있다. 제 3 메탈 배선(99)은, 칩(12)의 각 단자(VCC, GND, RAS, CAS 등)에 대응하여 마련되어 있다. 상기 도 7에 나타내는 상층부 테스트 배선(82)은, 도 8에 나타내는 제 3 메탈 배선(99)에 의해 구성되어 있다. 본 실시예에 있어서는, 제 3 메탈 배선(99)(상층부 테스트 배선(82))에 의해, 테스트 회로(14)의 입력 패드(24)가 모든 칩(12)과 적당히 접속되어 있다.
도 9는, 본 실시예의 반도체 웨이퍼(80)를 이용하는 반도체 장치의 제조 방법에 의해 실행되는 일련 처리의 플로우차트를 나타낸다. 도 9에 나타내는 단계(100)의 처리는, 반도체 웨이퍼(80)상에 제 1 및 제 2 메탈 배선(94, 96)을 형성한 후에 실행된다.
단계(100)에서는, 반도체 웨이퍼(80)상에, 상기한 바와 같이 상층부 테스트 배선(82)으로서 기능하는 제 3 메탈 배선(82)이 형성된다. 본 단계(100)의 처리가 실행되면, 테스트 회로(14)의 입력 패드(24)와 모든 칩(12)의 단자가 도통하고, 또한 모든 칩(12)이 대응하는 출력 패드(16)에 도통하는 상태가 실현된다.
단계(102)에서는, 테스트 회로(14) 및 출력 패드(16)를 이용한 웨이퍼 검사, 즉 모든 칩(12)을 대상으로 한 멀티 테스트가 실행된다. 본 단계(102)의 처리에 의하면, 모든 칩(12)을 대상으로 하는 멀티 테스트를 효율적으로 실행할 수 있다.
단계(104)에서는, 반도체 웨이퍼(80) 상에서, 제 3 메탈 배선(상층부 테스트 배선(82))을 제거하는 처리가 실행된다. 본 단계(104)의 처리가 실행됨에 따라, 칩(12)의 상층부로부터 칩(12)의 기능에 필요가 없는 배선이 제거된다.
단계(106)에서는, 제 1 및 제 2 메탈 배선(94, 96)의 상층부에, 그들의 피복에 필요한 유리 코팅 등을 형성하는 처리가 실행된다. 이후, 스크라이브 라인 영역(84)을 따라 칩(12)을 분할하는 등의 처리가 실행됨으로써 반도체 장치가 제조된다.
상술한 바와 같이, 본 실시예의 반도체 웨이퍼(80) 및 본 실시예의 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼(80)에 대하여 논리 칩의 수를 여러개 확보하고, 반도체 장치의 제조 과정에서 효율적으로 모든 칩(12)의 검사를 실행할수 있다. 또한, 본 실시예의 반도체 장치의 제조 방법에 따르면, 멀티 테스트 후에 상층부 테스트 배선(82)이 제거되기 때문에, 반도체 장치의 완성시에, 불필요한 배선이 잔존하는 것을 피할 수 있다. 이 때문에, 본 실시예의 반도체 장치의 제조 방법에 따르면, 높은 생산성하에서 안정된 품질을 갖는 반도체 장치를 제조할 수 있다.
(실시예 4)
다음에, 도 10을 참조하여 본 발명의 실시예 4에 대해 설명한다.
도 10은, 본 발명의 실시예 4의 반도체 웨이퍼(110)의 평면도를 나타낸다. 본 실시예의 반도체 웨이퍼(110)는, 실시예 1의 반도체 웨이퍼(10)와 마찬가지로, 복수의 칩(12), 단일 테스트 회로(14), 복수의 출력 패드(16) 및 복수의 테스트 배선(18)을 구비하고 있다. 본 실시예의 반도체 웨이퍼(110)는, 도 10에 도시하는 바와 같이, 이들에 부가하여 타겟 발생기/알고리즘 패턴 발생기(TG/ALPG)(112)를 구비하고 있다는 점에 그 특징을 갖고 있다.
TG/ALPG(112)는, 테스트 회로(14)의 소정 입력 패드(24)와 도통하고 있다. TG/ALPG(112)는, 외부 기기로부터 테스트 회로(14)에 공급되는 소정 신호를 수신하여, 테스트 주기의 결정이나 파형 정형(整形)의 실현을 위한 타이밍 에지, 혹은 출력 비교의 타이밍을 지정하는 스트로브 등을 발생시키는 기능, 즉 타이밍 발생기로서의 기능을 갖고 있다. 또한, TG/ALPG(112)는, 웨이퍼 상태에서의 칩(12)의 테스트에 필요한 신호 패턴을 발생시키는 기능, 즉 알고리즘 패턴 발생기로서의 기능을 갖고 있다.
본 실시예에 있어서, TG/ALPG(112)는, 외부 기기로부터 테스트 회로(14)에 소정의 신호가 공급된 경우에, 그 신호를 수신하여 멀티 테스트의 실행에 필요한 타이밍 에지 및 스트로브, 또한 소정 패턴의 신호를 발생시킨다. TG/ALPG(112)에서 발생되는 이들 신호는, 테스트 회로(14)가 구비하는 소정의 입력 패드(24)에 공급되고, 그 후 테스트 배선(18)을 거쳐 모든 칩(12)에 공급된다. 따라서, 본 실시예의 반도체 웨이퍼(110)에 따르면, 테스트 회로(14)에 대하여 간단한 신호를 공급하는 것만으로, 모든 칩(12)을 대상으로 하는 멀티 테스트를 효율적으로 실행할 수 있다.
(실시예 5)
다음에, 도 11을 참조하여, 본 발명의 실시예 5에 대해 설명한다.
도 11은, 본 발명의 실시예 5의 반도체 웨이퍼(120)의 평면도를 나타낸다. 본 실시예의 반도체 웨이퍼(120)는, 실시예 4의 반도체 웨이퍼(110)가 구비하는 구성 요소에 부가하여, 위상 록 루프(Phase Lock Loop) 회로(PLL 회로)(122)를 구비하고 있다는 점에 그 특징을 갖고 있다.
PLL 회로(122)는, TG/ALPG(112)와 도통하고 있다. PLL 회로(122)에는, 외부 기기에 의해 발생되는 기준 클럭 신호, 혹은 TG/ALPG(112)가 스스로 발생시키는 기준 클럭 신호가 공급된다. 또한, PLL 회로(122)에는, TG/ALPG(112)로부터 테스트 회로(14)에 출력되는 신호가 공급된다. PLL 회로(122)는, 그들 신호를 수신하여,TG/ALPG(112)로부터 출력되는 신호의 발진 주파수가, 기준 클럭의 발진 주파수, 즉 기준 발진 주파수에 일치하도록 발진 주파수를 제어한다.
PLL 회로(122)가 상기한 바와 같이 기능하면, 테스트 회로(14)를 거쳐 모든 칩(12)에 공급되는 테스트 패턴 신호의 스큐(skew)를, 즉 그 테스트 패턴 신호의 발진 주파수가 기준 발진 주파수로부터 어긋나는 것을 확실히 방지할 수 있다. 이 때문에, 본 실시예의 반도체 웨이퍼(120)에 따르면, 외부 기기로부터 테스트 회로(14)에 간단한 신호를 공급하는 것만으로, 모든 칩(12)을 대상으로 하는 멀티 테스트를 용이하게, 또한 정밀도있게 실행할 수 있다.
그런데, 상술한 실시예 1 내지 실시예 5에 있어서는, 반도체 웨이퍼(10, 50, 80, 110, 120) 상에, DRAM으로서 기능하는 칩(12)을 형성하는 것으로 하고 있지만, 본 발명은 이것에 한정되는 것이 아니라, 반도체 웨이퍼 상에 다른 기능을 실현하는 칩을 형성하는 것으로 하여도 무방하다.
이상, 본 발명의 실시예에 대하여 설명하였지만, 본 발명의 실시예에는, 특허청구의 범위에 기재된 사항 이외에, 다음과 같은 각종 형태가 포함됨을 부기(附記)해 둔다.
(1) 청구항 1에 기재된 멀티 테스트 회로를 구비하는 반도체 웨이퍼로서, 상기 복수의 칩 사이에 확보되는 스크라이브 라인 영역에, 상기 테스트 회로와 상기 복수의 칩을 접속하기 위해서 이용되는 외부 테스트 배선과의 접속을 얻기 위한 접속 패드를 구비하는 것을 특징으로 하는 반도체 웨이퍼.
상기 발명의 형태에 따르면, 테스트 회로와 칩의 도통을 외부 테스트 배선을이용하여 확보하는 경우에, 그 외부 테스트 배선과 칩의 도통을, 스크라이브 라인 영역에 마련된 접속 패드에 검사침 등을 접촉시킴으로써 확보할 수 있다. 이 때문에, 본 발명에 따르면, 외부 테스트 배선을 이용하면서, 칩의 손상을 방지할 수 있다.
(2) 청구항 1에 기재된 멀티 테스트 회로를 구비하는 반도체 웨이퍼로서, 상기 칩의 기능을 확보하기 위해서 필요한 배선의 상층부에, 상기 테스트 회로와 상기 복수의 칩을 접속하는 상층부 테스트 배선을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
상기 발명의 형태에 따르면, 칩의 기능에 필요한 배선의 상층부에 테스트 배선을 마련함으로써, 테스트 회로와 칩의 접속을 얻을 수 있다. 이 경우, 다이싱 라인 영역에 테스트 배선을 마련하는 공간을 확보할 필요가 없기 때문에, 멀티 테스트 회로를 웨이퍼 상에 형성함에 따른 논리 칩 수의 감소를 최소한으로 억제할 수 있다.
(3) 청구항 1 또는 청구항 2, 혹은 상기 (1) 또는 (2)의 형태에 기재된 멀티 테스트 회로를 구비하는 반도체 웨이퍼로서, 상기 복수의 칩의 테스트에 필요한 타이밍 신호를 발생하는 타이밍 발생기와, 상기 복수의 칩의 테스트에 필요한 신호 패턴을 발생하는 알고리즘 패턴 발생기를 구비하는 것을 특징으로 하는 반도체 웨이퍼.
상기 발명의 형태에 따르면, 반도체 웨이퍼상에 타이밍 발생기 및 알고리즘 패턴 발생기가 형성되어 있기 때문에, 그 반도체 웨이퍼상의 칩의 검사에 필요한테스트 패턴을 반도체 웨이퍼 상에서 생성할 수 있다. 이 때문에, 본 발명에 따르면, 외부 기기로부터 반도체 웨이퍼에 간단한 신호를 공급하는 것만으로, 복수의 칩의 검사를 효율적으로 실행할 수 있다.
(4) 상기 (3)의 형태에 기재된 멀티 테스트 회로를 구비하는 반도체 웨이퍼로서, 상기 복수의 칩에 공급되는 신호의 발진 주파수를, 기준 발진 주파수로 록(lock)시키는 PLL 회로를 구비하는 것을 특징으로 하는 반도체 웨이퍼.
상기 발명의 형태에 따르면, 반도체 웨이퍼상에 PLL 회로가 형성되어 있기 때문에, 반도체 웨이퍼 상에서 발생되어 칩으로 공급되는 신호가 기준 신호의 발진 주파수로부터 어긋나는 것을, 즉 칩에 공급되는 신호에 스큐가 생기는 것을 효율적으로 방지할 수 있다.
(5) 청구항 3에 기재된 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 멀티 테스트 회로 형성 공정은, 상기 복수의 칩 사이에 확보되는 스크라이브 라인 영역에, 상기 테스트 회로와 상기 복수의 칩을 접속하는 테스트 배선을 형성하는 테스트 배선 형성 공정을 구비하는 것을 특징으로 하는 제조 방법.
상기 발명의 형태에 따르면, 스크라이브 라인 영역에 테스트 배선을 형성함으로써 멀티 테스트에 필요한 도통을 얻을 수 있다. 이 때문에, 본 발명에 따르면, 반도체 웨이퍼에 대하여 복수의 논리 칩 수를 확보하여, 반도체 장치에 높은 생산성을 부여할 수 있다.
(6) 청구항 3에 기재된 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 멀티 테스트 회로 형성 공정은, 상기 복수의 칩 사이에 확보되는 스크라이브 라인 영역에, 상기 테스트 회로와 상기 복수의 칩을 접속하기 위해 이용되는 외부 테스트 배선과의 접속을 얻기 위한 접속 패드를 형성하는 접속 패드 형성 공정을 구비하고, 상기 멀티 테스트 공정은, 상기 외부 테스트 배선을 구비하는 테스트 보드 또는 테스트 필름을, 상기 외부 테스트 배선과 상기 접속 패드가 도통하도록 반도체 웨이퍼 상에 배치하는 배선 배치 공정을 구비하는 것을 특징으로 하는 제조 방법.
상기 발명의 형태에 따르면, 스크라이브 라인 영역에 접속 패드를 마련함과 동시에, 그 접속 패드와 외부 테스트 배선을 이용하여 멀티 테스트를 수행할 수 있다. 이 경우, 반도체 웨이퍼 상에 테스트 배선을 마련할 필요가 없다는 점에서, 반도체 장치의 생산성을 더욱 높일 수 있다.
(7) 청구항 3에 기재된 멀티 테스트 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 멀티 테스트 공정에 앞서, 상기 복수의 칩의 기능을 확보하기 위해 필요한 배선의 상층부에, 상기 테스트 회로와 상기 복수의 칩을 접속하는 상층부 테스트 배선을 형성하는 상층부 테스트 배선 형성 공정과, 상기 멀티 테스트 공정후에 상기 상층부 테스트 배선을 제거하는 상층부 테스트 배선 제거 공정을 구비하는 것을 특징으로 하는 제조 방법.
상기 발명의 형태에 따르면, 칩의 기능을 실현하기 위해서 필요한 배선의 상층부에 형성되는 상층부 테스트 배선을 이용하여 멀티 테스트를 수행할 수 있다. 그리고, 멀티 테스트 실행후에 그 상층부 테스트 배선을 제거함으로써, 제품에 있어서 불필요한 배선이 잔존하는 것을 피할 수 있다. 상기 제조 방법에 따르면, 어떠한 문제점도 수반하는 일 없이, 반도체 웨이퍼에 대하여 많은 논리 칩 수를 확보하여, 반도체 장치의 생산성을 높일 수 있다.
본 발명은 이상에서 설명한 바와 같이 구성되어 있기 때문에, 이하에 나타내는 것과 같은 효과를 발휘한다.
청구항 1에 기재된 발명에 따르면, 반도체 웨이퍼의 주연부에 형성되어 있는 테스트 회로에 검사침을 접촉시킴으로써, 복수의 칩의 입력 단자에 대하여 소망하는 신호를 공급할 수 있다. 또한, 반도체 웨이퍼의 주연부에 형성되어 있는 출력 패드에 검사침을 접촉시킴으로써, 복수의 칩의 출력 신호를 얻을 수 있다. 이 때문에, 본 발명에 따르면, 칩에 손상을 주는 일 없이 효율적으로 복수의 칩을 검사할 수 있다.
청구항 2에 기재된 발명에 따르면, 테스트 회로와 칩의 도통에 필요한 테스트 배선이 스크라이브 라인 영역을 이용하여 형성되기 때문에, 웨이퍼 상의 면적을 효율적으로 이용할 수 있다. 이 때문에, 본 발명에 따르면, 멀티 테스트 회로를 구성함에 따른 논리 칩 수의 감소를 작게 억제할 수 있다.
청구항 3에 기재된 발명에 따르면, 반도체 웨이퍼의 주연부에 테스트 회로와 출력 패드를 형성한 후, 그것을 이용하여 복수의 칩을 검사할 수 있다. 상기한 방법에 따르면, 1장의 반도체 웨이퍼에 대하여 복수의 논리 칩 수를 확보하고, 또한복수의 칩을 효율적으로 검사할 수 있다. 이 때문에, 본 발명에 따르면, 반도체 장치의 생산성의 향상을 도모할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 복수의 칩과, 상기 복수의 칩을 테스트하기 위한 멀티 테스트 회로를 구비하는 반도체 웨이퍼에 있어서,
    상기 멀티 테스트 회로는
    상기 복수의 칩의 단자에 공통으로 접속되는 입력 패드를 포함하는 테스트 회로와,
    상기 복수의 칩의 각각에 대해 마련되고, 개개의 칩의 출력 단자에 접속되는 복수의 출력 패드를 포함하되,
    상기 테스트 회로 및 상기 출력 패드는 웨이퍼의 주연 부분에 마련되어 있는 것을 특징으로 하는
    멀티 테스트 회로를 구비하는 반도체 웨이퍼.
  2. 제 1 항에 있어서,
    상기 복수의 칩 사이에 확보되는 스크라이브 라인 영역에, 상기 테스트 회로와 상기 복수의 칩을 접속하는 테스트 배선을 포함하는 것을 특징으로 하는 멀티 테스트 회로를 구비하는 반도체 웨이퍼.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 칩의 테스트에 필요한 타이밍 신호를 발생하는 타이밍 발생기와,
    상기 복수의 칩의 테스트에 필요한 신호 패턴을 발생하는 알고리즘 패턴 발생기
    를 포함하는 것을 특징으로 하는 멀티 테스트 회로를 구비하는 반도체 웨이퍼.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3972089B2 (ja) * 2000-11-30 2007-09-05 株式会社ルネサステクノロジ 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法
US7412639B2 (en) * 2002-05-24 2008-08-12 Verigy (Singapore) Pte. Ltd. System and method for testing circuitry on a wafer
US6842022B2 (en) 2002-09-20 2005-01-11 Agilent Technologies, Inc. System and method for heterogeneous multi-site testing
US6680484B1 (en) * 2002-10-22 2004-01-20 Texas Instruments Incorporated Space efficient interconnect test multi-structure
US8045408B2 (en) 2008-02-14 2011-10-25 Hynix Semiconductor Inc. Semiconductor integrated circuit with multi test
KR100892669B1 (ko) * 2007-09-04 2009-04-15 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 멀티 테스트 방법
JP2011100906A (ja) 2009-11-09 2011-05-19 Toshiba Corp 半導体装置テスト接続体
US9607926B2 (en) * 2013-12-12 2017-03-28 Texas Instruments Incorporated Probe pad design to reduce saw defects

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0475358A (ja) 1990-07-18 1992-03-10 Hitachi Ltd 半導体ウェーハ
JPH0590362A (ja) 1991-09-26 1993-04-09 Hitoshi Nishimura 半導体ウエハの検査構造
JPH0621188A (ja) 1991-12-13 1994-01-28 Yamaha Corp 半導体ウェハ
JPH05275504A (ja) 1992-01-16 1993-10-22 Toshiba Corp プローブカード
US5457400A (en) * 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
JPH07297244A (ja) 1994-04-28 1995-11-10 Kawasaki Steel Corp 半導体ウエハ
JP2768310B2 (ja) 1995-04-28 1998-06-25 日本電気株式会社 半導体ウェハ測定治具
US5898186A (en) * 1996-09-13 1999-04-27 Micron Technology, Inc. Reduced terminal testing system

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