KR20030007214A - 반도체장치 및 이의 와이어본딩방법 - Google Patents

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닛본 덴기 가부시끼가이샤
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Abstract

본딩와이어들과 모세관경로간의 방해를 감소시키는 와이어본딩구조를 가지는 반도체장치(10)가 개시된다. 반도체장치(10)는 반도체칩(14)의 가장자리를 따라 선에 배열된 본딩패드들(12)과 기판(18)상에 배열된 도전핑거들(16)을 구비한다. 본딩패드들(12)은 본딩와이어들(20)에 의해 도전핑거들(16)과 전기적으로 접속된다. 본딩와이어들(20)은 상대적으로 짧은 길이를 가진 제1그룹과 상대적으로 긴 길이를 가진 제2그룹으로 분류될 수 있다. 제1그룹의 본딩와이어들(20)은 제2그룹의 본딩와이어들(20)의 접합점들보다 반도체칩(14)의 가장자리에 더 가까운 접합점들을 본딩패드(12)상에 가진다. 이 방법으로, 이미 형성된 본딩와이어들(20)과 인접한 본딩와이어를 형성하는 모세관간의 간격은 증가된다.

Description

반도체장치 및 이의 와이어본딩방법{Semiconductor device and wire bonding method therefor}
본 발명은 일반적으로 반도체장치의 와이어본딩방법에 관한 것이고, 더욱 상세하게는, 모세관을 이용한 기판의 리드핑거에 와이어본딩되는 본딩패드들을 구비한 반도체장치에 관한 것이다.
장치들이 작아지고 입/출력들이 증가하면서, 와이어본딩이 사용되었다. 와이어본딩에서, 본딩와이어은 칩상의 본딩패드들과 도전핑거들을 전기적으로 접속시킨다. 도전 핑거들은 패키지의 외부와 전기적으로 접속하게 한다.
도 7은 도전 핑거들에 접속된 본딩와이어을 가진 종래의 반도체장치의 일부의 평면도이다.
도 8은 도 7의 종래의 반도체장치에서의 본딩와이어과 본딩와이어을 설정하기 위해 이용된 모세관의 측면도이다.
지금부터 도 7 및 8을 참조하여, 반도체칩(64), 기판(68) 및 본딩와이어들(70)을 구비한 종래의 반도체장치를 설명한다. 반도체칩(64)은 본딩패드들(62)을 구비한다. 기판(68)은 도전핑거들(66)을 구비한다. 각 본딩패드(62)는 본딩와이어(70)로 각 도전핑거(66)에 접속된다.
반도체칩(64)이 종래의 반도체장치(60)를 제조하기 위한 접속단계가 행해지기 전, 전형적으로 프로브단계가 행해진다. 프로브단계는 반도체칩(64) 기능을 테스트하기 위해 행해진다. 프로브단계에서, 프로브니들(미도시)은 각 본딩패드(62)의 중심면에 접속하게 된다. 일반적으로, 프로브는 흔적을 남기어 본딩패드(62)의 표면평면성에 영향을 미친다. 그 후, 접속단계에서, 본딩와이어(70)은 모세관(72)을 이용하여 본딩패드(62)의 중심에 접속된다. 이 경우, 본딩패드(62)는 도전핑거(66)에 접속된다.
본딩패드(62)는 반도체칩(64)의 가장자리 가까이의 직선으로 배열된다. 또한, 본딩패드들(62)은 반도체칩(64)의 가장자리 가까이에 지그재그형태로 배열될 수 있다. 비슷하게, 도전핑거들(66)은 기판(68)의 가장자리를 따라 직선으로 배열되거나 지그재그형태로 복수의 라인을 형성하도록 배열될 수 있다. 도 7에 도시한 예에서와 같이, 본딩패드들은 반도체칩(64)의 가장자리 가까이의 직선으로 배열되고, 도전핑거들(66)은 지그재그형태로 복수의 라인을 형성하도록 배열된다.
지그재그형태로 복수의 라인을 형성하도록 도전핑거(66)를 배열함으로서, 본딩와이어들(70)은 짧은 본딩와이어들과 긴 본딩와이어들을 포함할 수 있다. 특히, 짧은 본딩와이어들이 본딩패드(62)와 도전핑거(66)에 먼저 접속된다. 긴 선들이 먼저 접속되면, 짧은 선들이 도전핑거(66)에 접속할 때 모세관은, 이미 접속된 긴 선들에 접촉할 수 있다. 전형적으로, 모세관의 최대 지름은 본딩패드(62)의 너비(피치)보다 크다. 그래서, 본딩패드(62)에 접속하는 동안에는 접촉이 없지만, 도전핑거들(66)에서 스위치본딩이 이루어지는 경우에는, 본딩와이어(70)과 모세관이 접촉된다. 이 문제로 인해, 짧은 본딩와이어들(70)은 본딩패드들(62)을 도전핑거들(66)에 접속시키기 위해 먼저 접속된다.
그러나, 종래의 접속방법은 다음의 문제를 가질 수 있다.
제1문제는, 일반적으로, 본딩와이어이 접속되는 위치와 동일한 위치에서 본딩패드의 표면상의 프로브흔적에 의해 야기된다. 프로브흔적이 생기는 본딩패드의 표면은 거칠어질 수 있다. 와이어본딩이 프로브상에서 행해지면, 접속은 불안정해질 수 있다. 상술한 종래예는 본딩패드들(62)이 단선에 배열된 경우이다. 그러나, 본딩패드들(62)이 지그재그형태로 복수의 선에 배열된 경우에도 동일한 문제가 발생한다.
제2문제는, 짧은 선들이 본딩패드들과 도전핑거들을 접속시키기 위해 먼저 접속될지라도, 긴 선들이 접속될 때, 모세관은 여전히 짧은 선들을 방해하고 접촉할 수 있다.
접속처리 동안에, 볼(크림프볼)은 토치로 금선을 녹임으로써 형성된다. 그 후, 모세관은 본딩패드에 볼을 압착한다. 이 처리 동안에, 짧은 선들이 먼저 형성될지라도, 모세관은 선들과 접촉할 수 있다. 통상, 도전핑거들의 측면상에는 충분한 공간이 있어, 모세관은 이 측면상에 거의 접촉하지 않는다. 그러나, 본딩패드들은 영역의 제약으로 인해 반도체칩의 외부 가장자리를 따라 집중적으로 배열된다. 본딩패드들이 집중적으로 배열되는 경우, 모세관이 짧은 선들을 방해하여 접촉할 가능성이 높다.
많은 경우, 본딩와이어들은 반도체칩 주위로 방사형태로 배열된다. 이는 도전핑거들이 본딩패드들의 피치보다 넓은 피치를 가질 수 있기 때문이다. 그러나, 도 7에 도시된 바와 같이, 경사각이 증가하면, 본딩와이어은 모세관의 동작경로를 방해한다. 본딩와이어들의 길이차이가 없는 경우에도, 본딩와이어들이 방사형태로배열되면(본딩와이어들의 경사각에 종속), 모세관은 이미 형성된 본딩와이어들을 방해하여 접촉한다.
일본특허공보 제3,046,630호(도 1)는 지그재그형태로 배열된 외측선과 내측선을 구비한 본딩패드들이 있는 반도체장치를 개시한다. 이 배열은 본딩패드들의 조밀성을 증가시키는 관점에서는 유리할 수 있지만, 상술한 제1문제에 대해서는 언급하지 않았다. 즉, 프로브흔적는 여전히 불안정하거나 결점이 있는 접속을 야기시킨다.
또한, 본딩패드들의 외측선이 먼저 접속될지라도, 상술한 제2문제는 완전히 해결되지 않을 수 있다는 것을 알아야 한다. 반면에, 외측선의 본딩패드들과 내측선의 본딩패드들이 서로에 대해서 지그재그형태로 배열된다면, 본딩와이어와 인접한 본딩패드들간에 접속처리시에 어떠한 방해도 없도록 충분한 공간이 구비되어야 한다. 그 결과, 반도체칩의 범용성이 감소된다.
그러나, 본딩패드들이 지그재그형태로 복수의 선들을 형성하기 위해 배열될 지라도, 본딩패드들이 조밀하게 배열된다면, 모세관은 이미 형성되었던 본딩와이어들을 방해한다.
상술한 논의를 토대로, 반도체장치와 와이어본딩방법을 제공하는 것이 바람직하다. 와이어본딩방법에 있어, 본딩패드들과 본딩와이어들은 모세관을 이용함으로써 본딩와이어를 제공하기 위해 서로 순차적으로 접속된다. 본딩패드들과 도전핑거들은 모세관과 이미 위치한 본딩와이어들간에 방해와 접촉을 하지 않고 서로 접속될 수 있다.
또한, 본딩와이어들의 속성에 상응하는 와이어본딩의 순서를 자동적으로 계산할 수 있는 와이어본딩방법이 바람직하다. 이 경우, 방해와 접촉의 발생은 방지된다.
또한, 본딩와이어이 프로브흔적를 포함하지 않는 영역에서 본딩패드에 접속될 수 있는 접속단계를 포함하는 와이어본딩방법을 제공하는 것이 바람직하다.
본 실시예들에 따르면, 본딩와이어들과 모세관경로간에 방해를 감소시키는 와이어본딩구조를 가질 수 있는 장치가 개시된다. 반도체장치는 반도체칩의 가장자리를 따라 일렬로 배열된 본딩패드들과 기판상에 배열된 도전핑거들을 포함한다. 본딩패드들은 본딩와이어에 의해 도전핑거들에 전기적으로 접속된다. 본딩와이어들은 상대적으로 짧은 길이를 가진 제1그룹과 상대적으로 긴 길이를 가진 제2그룹으로 분류될 수 있다. 제1그룹의 본딩와이어들은 본딩패드상에 제2그룹의 본딩와이어들의 접합점보다 반도체칩의 가장자리에 더 가까운 접합점을 가질 수 있다. 이 경우, 이미 형성된 본딩와이어들과 인접한 본딩와이어을 형성하는 모세관간의 간격은 증가된다.
도 1은 제1실시예에 따른 반도체장치의 상면평면도,
도 2는 실시예에 따른 연산공정을 보여주는 플로우챠트,
도 3은 실시예에 따른 연산공정을 보여주는 플로우챠트,
도 4는 제2실시예에 따른 반도체장치의 상면평면도,
도 5는 제3실시예에 따른 반도체장치의 상면평면도,
도 6는 제4실시예에 따른 반도체장치의 상면평면도,
도 7은 도전핑거들에 접속된 본딩와이어들을 가지는 종래의 반도체장치부의 평면도, 및
도 8은, 도 7의 종래의 반도체장치에서, 본딩와이어과 본딩와이어을 설정하기 위해 이용된 모세관의 측면도.
<도면의 주요부분에 대한 부호의 설명>
10,30,40:반도체장치12,32,42:본딩패드
14:반도체칩16,34,44a,44b:도전핑거
18:기판20,36,46:본딩와이어
22:모세관24:프로브흔적
본 실시예의 관점에 따르면, 반도체장치는 반도체칩상에 복수의 본딩패드들을 구비한다. 복수의 본딩패드들은 기판상에서 본딩와이어들에 의해 복수의 도전핑거들과 전기적으로 접속된다. 복수의 본딩패드들 각각은 복수의 본딩와이어들 중의 하나에 의해 복수의 도전핑거들 중의 하나에 전기적으로 접속된다. 복수의 본딩패드들 중의 적어도 몇 개는 본래 반도체칩의 외부가장자리에 평행하게 일렬로 배열된다. 본딩패드들 중의 적어도 하나 위의 본딩와이어의 접합점은, 인접한 본딩패드상의 인접한 본딩와이어의 접합점을 참조하여 반도체칩의 외부가장자리로 향하는 방향으로 배치된다.
본 실시예의 다른 관점에 따르면, 본딩패드들은 반도체칩의 외부가장자리를 따라서 복수의 선들을 형성하도록 배열된다. 각 선의 본딩패드들 중의 적어도 하나 위의 본딩와이어의 접합점은, 인접한 본딩패드상의 인접한 본딩와이어의 접합점을 참조하여 반도체칩을 향하는 방향으로 배치된다.
실시예의 다른 관점에 따르면, 복수의 도전핑거들 중의 적어도 하나 위의 본딩와이어의 접합점은 반도체칩의 방향으로 인접한 본딩와이어의 접합점을 참조하여 인접한 도전핑거상에서 배치된다.
실시예의 다른 관점에 따르면, 본딩패드들중의 적어도 하나 위에 반도체칩의 외부가장자리방향으로 배치된 접합점을 가진 본딩와이어도 도전핑거들 중의 적어도 하나 위에 반도체칩방향으로 배치된 접합점을 가진다.
실시예의 다른 관점에 따르면, 복수의 본딩와이어들은 제1본딩와이어그룹과 제2본딩와이어그룹으로 분류될 수 있다. 짧은 선들인 제1본딩와이어그룹은, 제2본딩와이어그룹의 본딩와이어들과 달리, 각 본딩패드상에 반도체장치의 가장자리방향으로 배치된 접합점들을 가지는 본딩와이어들을 포함한다.
실시예의 다른 관점에 따르면, 제1본딩와이어그룹의 본딩와이어들은 제2본딩와이어그룹의 본딩와이어들보다 높이가 낮다.
실시예의 다른 관점에 따르면, 반도체장치는 복수의 제1본딩패드들과 복수의 제1도전트레이스들을 포함한다. 복수의 제1본딩패드들은 반도체칩의 제1가장자리를 따라서 제1직선으로 배열된다. 복수의 제1도전트레이스들은 기판상에 형성된다. 각 제1본딩패드는 제1본딩와이어 각각에 의해 제1도전트레이스들 중의 하나에 전기적으로 접속된다. 제1본딩와이어들은 제1본딩와이어그룹과 제2본딩와이어그룹으로 분류될 수 있다. 제1본딩와이어그룹은, 각 제1본딩패드들 위에서 제2본딩와이어그룹에서의 제1본딩와이어들에 전기적으로 접속된 접합점들과 달리, 각 제1본딩패드들 위에서 반도체칩의 제1가장자리방향으로 오프셋되는 접합점들을 가지는 제1본딩와이어들을 가진다.
실시예의 다른 관점에 따르면, 제2본딩와이어그룹의 제1본딩와이어들은, 각 제1본딩패드의 중심과 달리, 각 제1본딩패드들 위에 반도체칩의 제1가장자리으로부터 멀어져 오프셋되는 접합점들을 가진다. 제1본딩와이어그룹의 제1본딩와이어들은, 각 제1본딩패드의 중심과 달리, 각 본드패드들 위에 반도체칩의 제1가장자리로 오프셋되는 접합점들을 가질 수 있다.
실시예의 다른 관점에 따르면, 각 제1본딩패드는 제1본딩패드상의 접합점으로부터 먼 영역에 프로브흔적를 포함한다.
실시예의 다른 관점에 따르면, 제1본딩와이어그룹과 제2본딩와이어그룹의 제1본딩와이어들은 임의적인 순서로 배열된다.
실시예의 다른 관점에 따르면, 반도체장치는 복수의 제2본딩패드들과 복수의 제2도전트레이스를 포함한다. 복수의 제2본딩패드들은 반도체칩의 제1가장자리를따라 제2선에 배열된다. 복수의 제2본딩패드들은 복수의 제1본딩패드들보다 반도체칩의 제1가장자리로부터 멀리 떨어진다. 복수의 제2도전트레이스는 기판상에 형성된다. 각 제2본딩패드는 각 제2본딩와이어에 의해 제2도전트레이스 중의 하나에 전기적으로 접속된다. 제2본딩와이어들은 제3본딩와이어그룹과 제4본딩와이어그룹으로 분류될 수 있다. 제3본딩와이어그룹은, 각 제2본딩패드들 위에 제4본딩와이어그룹에서의 제2본딩와이어들에 전기적으로 접속된 접합점들과 달리, 각 본딩패드들 위에 반도체칩의 제1가장자리로 오프셋되는 접합점들을 가지는 제2본딩와이어들을 포함한다.
실시예의 다른 관점을 따르면, 제4본딩와이어그룹의 제2본딩와이어들은, 각 제2본딩패드의 중심과 달리, 각 제2본딩패드들 위에 반도체칩의 제1가장자리로부터 멀어져 오프셋되는 접합점들을 가진다. 제3본딩와이어그룹의 제2본딩와이어들은, 각 제2본딩패드의 중심과 달리, 각 본딩패드들 위에 반도체칩의 제1가장자리로 오프셋되는 접합점들을 가진다.
실시예의 다른 관점을 따르면, 제1본딩패드들은 본래 직사각형이어서 반도체칩의 제1가장자리에 평행한 방향보다 반도체칩의 제1가장자리에 직각 방향에서 더 넓다.
실시예의 다른 관점을 따르면, 제1본딩와이어그룹의 제1본딩와이어들은, 제2본딩와이어그룹에서의 제1본딩와이어들의 접합점들이 각 도전트레이스상에서 반도체칩의 제1가장자리에 가까운 것보다 각 도전트레이스상에서 반도체칩의 제1가장자리에 더 가까운 접합점들을 가진다.
실시예의 다른 관점에 다르면, 제1본딩와이어그룹에서의 제1본딩와이어들은 제2본딩와이어그룹에서의 제1본딩와이어들보다 길이가 짧고 높이가 낮다.
실시예의 다른 관점에 따르면, 반도체장치는 반도체상에 복수의 본딩패드들을 포함한다. 복수의 본딩패드들 각각은 기판상에서 모세관장치로부터 제공된 복수의 본딩와이어들 각각에 의해 복수의 도전핑거들 각각에 전기적으로 접속된다. 반도체장치의 와이어본딩방법은, 본딩와이어가 접속된 각 본딩패드와 도전핑거간의 간격에 따라서 상대적으로 짧은 제1와이어그룹과 상대적으로 긴 제2와이어그룹으로 본딩와이어를 그룹핑하는 단계와, 각 본딩패드와 각 도전핑거간의 반도체장치의 가장자리방향으로, 각 본딩와이어에 전기적으로 접속되도록, 각 본딩패드의 중심으로부터 오프셋된 접합점에서 제1와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함한다.
실시예의 다른 관점에 따르면, 각 본딩패드와 각 도전핑거간의 반도체장치의 가장자리로부터 먼 방향으로, 각 본딩와이어에 전기적으로 접속되도록, 각 본딩패드의 중심으로부터 오프셋된 접합점에서 제1와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함한다.
실시예의 다른 관점에 따르면, 본딩와이어들은 제1와이어그룹의 본딩와이어와 제2와이어그룹의 본딩와이어간에 임의적으로 배열된다.
실시예의 다른 관점에 따르면, 와이어본딩방법은, 본딩와이어이 접속된 각 본딩패드와 도전핑거간의 거리에 따라서 중간의 제3와이어그룹으로 본딩와이어들을 그룹핑하는 단계와 본래 각 본딩패드의 중간에 있는 제3와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함한다.
실시예의 다른 관점에 따르면, 제1와이어그룹의 제1본딩와이어가 제2와이어그룹의 제2본딩와이어에 인접하는 경우에는, 제1본딩와이어의 접속은 제2본딩와이어의 접속 전에 행해진다.
[실시예]
이하, 도면을 참조하여 본 발명에 의한 반도체장치 및 이의 와이어본딩방법의 실시예들을 설명한다.
도 1을 참조하면, 제1실시예에 따른 반도체장치의 상면평면도가 도시되고 일반적인 참조기호 10으로 주어진다.
반도체장치(10)는 반도체칩(14), 기판(18) 및 본딩와이어들(20)을 포함한다.
반도체칩(14)은 직각형태이며 본딩패드들(12)을 포함한다. 기판(18)은 그 위에 배열된 도전핑거들(16)을 가진다. 본딩패드(12)는 본딩와이어(20)에 의해 각 도전핑거(16)에 전기적으로 접속된다.
본딩패드들(12)은 반도체칩(14)의 네 면들 모두의 외부가장자리를 따라 배열된다. 각 면 위의 본딩패드들(12)은 반도체칩(14)의 가장자리에 일렬로 대략 평행하게 배열된다. 각 본딩패드(12)는 직각형태이다. 직각형태는 실질적으로 평행한 반도체칩(14)의 가장자리에 평행한 방향보다 실질적으로 평행한 반도체칩(14)의 가장자리에 직각 방향으로 더 길다. 그러나, 직각형태는 예일 뿐이며 본딩패드들(12)은 다양한 형태를 가질 수 있다.
도전핑거들(16)은 공지의 형태를 갖는다. 도전핑거들(16)의 수는본딩패드들(12)의 수와 일치한다. 그러나, 어떤 경우에는, 몇 개의 본딩패드들(12)은 접속되지 않을 수 있다. 이 경우, 도전핑거들(16)의 수는 본딩패드들(12)의 수보다 작을 수 있다. 도전핑거들(16)은 기판(18)상에 복수의 도전선들을 형성한다. 기판(18)은 반도체칩(14)을 실질적으로 둘러싸고 도전핑거들(16)은 반도체장치(10)를 외부와 전기적으로 접속하게 한다. 기판(18)의 길이/너비는 반도체칩(14)의 길이/너비보다 크다.
본딩와이어들(20)은 각 본딩패드들(12)과 도전핑거들(16)간을 전기적으로 접속하게 한다. 기판(18)은 반도체칩(14)을 둘러쌀 정도로 커서, 각 본딩와이어들(20)은 반도체칩(14)에 대해서 실질적으로 방사형태로 형성된다. 본딩와이어들(20)의 경사각들(반도체칩(14)의 가장자리에 대한)은 반도체칩의 코너 및/또는 기판(18)의 코너 근방과 일치하게 증가한다. 본딩와이어들(20)이 경사각을 가지도록 도전핑거들(16)을 방사형태로 구비하면, 인접한 본딩와이어들(20)간의 간격은 본딩패드(12)로부터 도전핑거(16)의 방향으로 점점 증가한다.
도전핑거들(16)은 반도체칩(14)에 가까운 도전핑거들(16b)과 반도체칩(14)에 먼 도전핑거들(16a)로 분류될 수 있다. 본딩와이어들(20)은 상대적으로 짧은 제1그룹(도전핑거들(16b)에 접속된 본딩와이어들(20))과 상대적으로 긴 제2그룹(도전핑거들(16a)에 접속된 본딩와이어들(20))로 분류될 수 있다. 본딩와이어(20)는 본딩와이어(20)가 제1그룹인지 제2그룹인지에 따라서 각 본딩패드(12)상의 다른 위치(영역)에 접속된다. 제1그룹(상대적으로 짧은)의 본딩와이어(20)는 각 본딩패드(12)상에서 반도체칩(14)의 가장자리에서 가까운 위치에 접속된다. 제2그룹(상대적으로긴)의 본딩와이어(20)는 각 본딩패드(12)상에서 반도체칩(14)의 가장자리에서 먼 위치에 접속된다. 즉, 제1그룹의 본딩와이어(20)는 제2그룹의 본딩와이어(20)가 접속된 각 본딩패드(12)상의 위치와 도전핑거들(16)간의 거리보다 도전핑거들(16)에 더 가까운 위치에서 각 본딩패드(12)에 접속된다.
도 1에 도시된 바와 같이, 제1그룹의 본딩와이어(20)의 접합위치는 반도체칩(14)의 가장 가까운 가장자리방향으로 본딩패드(12)의 중심으로부터 오프셋된 영역에 위치된다. 또한, 제2그룹의 본딩와이어(20)의 접합위치는 반도체칩(14)의 가장 가까운 가장자리에서 먼 방향으로 본딩패드(12)의 중심으로부터 오프셋된 영역에 위치된다. 그러나, 일례에서와 같이, 제1그룹에서거나 제2그룹에서의 본딩와이어(20)의 접합위치는 본딩패드(12)의 중심에 위치된다.
도 4를 참조하면, 제2실시예에 따른 반도체장치의 상면평면도가 도시되고 일반적인 참조기호 30으로 주어진다.
반도체장치(30)는 본딩패드들(32)을 가진 반도체칩을 구비한다. 본딩패드들(32)은 좁은 직사각형이다. 각 본딩패드(32)는 실질적으로 동일한 형태를 가진다. 또한, 반도체장치(30)는 도전핑거들(34)을 가진 기판을 구비한다. 도전핑거들(34)은 좁은 직사각형이다. 본딩패드(32)는 본딩와이어(36)에 의해서 각 도전핑거(34)에 전기적으로 접속된다.
본딩패드들(32)은 반도체칩의 네 면들 모두의 외부가장자리를 따라서 배열된다. 각 면의 본딩패드들(32)은 반도체칩의 가장자리에, 일렬로 대략 평행하게 배치된다. 직사각형은 실질적으로 평행한 반도체칩의 가장자리에 평행한 방향보다 실질적으로 평행한 반도체칩의 가장자리에 직각 방향이 더 길다.
도전핑거들(34)은 기판상에 반도체칩에 대해서 실질적으로 방사형태로 배열된다. 기판은 본래 반도체칩을 싸고 도전핑거들(34)은 반도체장치(30)를 외부와 전기적으로 접속하게 한다. 본딩와이어들(34)은 각 본딩패드들(32)과 도전핑거들(34)간의 전기적 접속을 가능하게 한다. 이 경우, 본딩와이어들(36)도 반도체칩에 대해서 방사형태로 배치될 수 있다.
본딩와이어들(36)은 본딩와이어들(36a)의 제1그룹과 본딩와이어들(36b)의 제2그룹으로 분류될 수 있다. 본딩와이어들(36a)은 본딩와이어들(36b)과 비교해 상대적으로 짧다. 본딩와이어들(36a)은 각 본딩패드(32)상에서 반도체칩의 가장자리에서 가까운 위치에 접속되고, 본딩와이어들(36b)은 각 본딩패드(32)상에서 반도체칩의 가장자리에서 먼 위치에 접속된다. 비슷하게, 본딩와이어들(36a)은 각 도전핑거들(34)상에서 기판(혹은 반도체칩의 외부가장자리)의 가장자리에 가까운 위치에 접속될 수 있고, 본딩와이어들(36b)은 각 도전핑거들(34)상에서 기판(혹은 반도체칩의 외부가장자리)의 가장자리로부터 먼 위치에 접속된다. 도시하지 않았지만, 예컨대, 본래 본딩패드(32)와 도전핑거(34)의 중심에 접속된 제3본딩와이어그룹이 있을 수 있다.
상대적으로 짧은 길이를 가진 제1그룹의 본딩와이어들(36a)과 상대적으로 긴 길이를 가진 제2그룹의 본딩와이어들(36b)을 배열함으로써, 본딩와이어(36)은 본딩와이어(36)이 구비된 그룹(제1 혹은 제2)에 따라서 수직 배치(높이)가 다르다. 제1그룹의 본딩와이어(36a)는 제2그룹의 본딩와이어(36b)보다 높이가 낮다. 이 경우,인접한 본딩와이어들(36)간의 간격이 증가되어 단락회로들이 감소된다.
도 5를 참조하면, 제3실시예에 따른 반도체장치의 상면평면도가 도시되고 일반적인 참조기호 40으로 주어진다.
반도체장치(40)는 본딩패드들(42)을 가진 반도체칩을 구비한다. 본딩패드들(42)은 좁은 직사각형이다. 각 본딩패드(42)는 실질적으로 동일한 형태이다. 또한, 반도체장치(40)는 도전핑거들(44a 및 44b)을 가진 기판을 구비한다. 도전핑거(44a)는 환형이고 도전핑거들(44b)은 실질적으로 직사각형이다. 도전핑거(44a)는 도전핑거들(44b)보다 본딩패드들(42)에 더 가까이 배열된다. 즉, 도전핑거(44a)는 도전핑거들(44b)과 본딩패드들(42)간에 있을 수 있다. 그러나, 예컨대, 이 관계는 반대일 수 있다. 본딩패드(42)는 본딩와이어(46)에 의해서 각 도전핑거(44a 및 44b)에 전기적으로 접속된다.
본딩패드들(42)은 반도체칩의 네 면들 모두의 외부가장자리를 따라 배열된다. 각 면의 본딩패드들(42)은 반도체칩의 가장자리에, 일렬로 대략 평행하게 배치된다. 직사각형은 실질적으로 평행한 반도체칩의 가장자리에 평행한 방향보다 실질적으로 평행한 반도체칩의 가장자리에 수직방향으로 더 길다.
도 5의 실시예에 따르면, 환형을 가진 도전핑거(44a)와 직사각형인 도전핑거들(44b)을 구비함으로써, 본딩와이어들(46)은 제1그룹의 본딩와이어들(46a)과 제2그룹의 본딩와이어들(46b)로 분류될 수 있다. 본딩와이어들(46a)은 본딩와이어들(46b)과 비교해 상대적으로 짧다. 본딩와이어들(46a)은 각 본딩패드(42)상에서 반도체칩의 가장자리에 가까운 위치에 접속되고,본딩와이어들(46b)은 각 본딩패드(42)상에서 반도체칩의 가장자리으로부터 먼 위치에서 접속된다. 또한, 본딩와이어(46a)의 다른 가장자리는 도전핑거(44a)에 접속된다. 반면에, 각 본딩와이어(46b)의 다른 가장자리는 도전핑거(44a)보다 기판(혹은 반도체칩의 외부가장자리)에서 더 먼 도전핑거(44b)에 접속된다.
상대적으로 짧은 길이를 가진 제1그룹의 본딩와이어들(46a)과 상대적으로 긴 길이를 가진 제2그룹의 본딩와이어들(46b)을 배열함으로써, 본딩와이어(46)는 본딩와이어(46)가 구비된 그룹(제1 혹은 제2)에 따라서 수직 배치(높이)가 다르다. 제1그룹의 본딩와이어(46a)는 제2그룹의 본딩와이어(46b)보다 높이가 낮다. 이 경우, 인접한 본딩와이어들(36)간의 간격이 증가되어 단락회로들이 감소된다.
화환형태인 도전핑거(44a)는 예컨대 VDD나 VSS와 같은 전원에너지를 반도체칩에 제공하는 데 이용된다.
실시예에서의 배열은 일례로서 BGA(ball grid array)를 가진 반도체장치에 유용하다.
도 6을 참조하면, 제4실시예에 따른 반도체장치의 상면평면도가 도시되고 일반적인 참조기호 40으로 주어진다.
반도체장치(50)는 본딩패드들(52)을 가진 반도체칩을 구비한다. 본딩패드들(52)은 좁은 직사각형이다. 각 본딩패드(52)는 실질적으로 동일한 형태이다. 또한, 반도체장치(50)는 도전핑거들(미도시)을 가진 기판을 구비한다. 본딩패드(52)는 본딩와이어(미도시)에 의해 각 도전핑거에 전기적으로 접속된다.
본딩패드들(52)은 반도체칩의 네 면들 모두의 외부가장자리를 따라 배열된다. 각 면상의 본딩패드들(52)은 반도체칩의 가장자리에 실질적으로 평행하게 배치된 복수의 선들에 배열된다. 본딩패드들(52)은, 외측선에 형성된 본딩패드들(52a)과 반도체칩의 가장자리에 가장 가까운 외측선을 가진 내측선에 형성된 본딩패드들(52b)로 분류될 수 있다. 외측선의 본딩패드들(52a)과 내측선의 본딩패드들(52b)은 서로에 대해 지그재그형형 패턴으로 형성된다. 즉, 외측선의 본딩패드들(52a)은 내측선의 본딩패드들(52b)에 대해서 오프셋이나 위치변화방식으로 형성된다. 이 방법으로, 본딩와이어들의 방해 및/또는 접촉은 감소된다. 그러나, 본딩패드들(52a 및 52b)은 예컨대 동일한 형태로 배열될 수 있다.
본딩패드들(52a 및 52b)의 각 선에서, 제1그룹의 본딩와이어들과 제2그룹의 본딩와이어들의 도전핑거들을 전기적으로 접속하게 한다. 본딩패드들(52a 및 52b)의 각 선에서의 제1그룹의 본딩와이어들은 제2그룹의 본딩와이어들보다 길이가 짧다. 제1그룹의 본딩와이어들의 각 본딩와이어는, 제2그룹의 본딩와이어들의 각 본딩와이어가 접속된 본딩패드(52a 및 52b)의 위치와 비교해서, 반도체칩의 가장자리에 더 가까운 본딩패드(52a 및 52b)의 위치에 접속된다.
인접한 본딩와이어들간의 간격을 증가시키기 위해서, 본딩패드들(52a)의 외측선에 접속된 제1그룹의 본딩와이어는 반도체칩(기판의 내부가장자리)의 가장자리에 가장 가까운 도전핑거에 접속된 반대가장자리를 가진다. 본딩패드들(52a)의 외측선에 접속된 제2그룹의 본딩와이어는 반도체칩(기판의 내부가장자리)의 가장자리에 두 번째로 가까운 도전핑거에 접속된 반대가장자리를 가진다. 본딩패드들(52b)의 내측선에 접속된 제1그룹의 본딩와이어는 반도체칩(기판의 내부가장자리)의 가장자리에 두 번째로 가까운 도전핑거에 접속된 반대가장자리를 가진다. 본딩패드들(52b)의 내측선에 접속된 제2그룹의 본딩와이어는 반도체칩(기판의 내부가장자리)의 가장자리로부터 가장 먼 도전핑거에 접속된 반대가장자리를 가진다. 이 방법으로, 본딩패드들(52a)의 외측선에 접속된 제1그룹의 본딩와이어는 가장 짧은 길이(및 높이)를 가질 수 있다. 본딩패드들(52a)의 외측선에 접속된 제2그룹의 본딩와이어는 두 번째로 짧은 길이(및 높이)를 가질 수 있다. 본딩패드들(52b)의 내측선에 접속된 제1그룹의 본딩와이어는 세 번째로 짧은 길이(및 높이)를 가질 수 있다. 본딩패드들(52b)의 내측선에 접속된 제2그룹의 본딩와이어는 가장 긴 길이(및 높이)를 가질 수 있다. 이 방법으로, 인접한 본딩와이어들(52)간의 간격은 증가된다.
도시하지 않았지만, 본딩패드들(52)은, 본딩패드(52)의 중심에 실질적으로 접속된 본딩와이어에 존재한다.
다음으로, 와이어본딩방법을 설명한다. 본 실시예에 따른 방법은 연산단계(선을 그룹핑하는 단계), 프로빙 단계 및 와이어본딩단계를 포함한다.
이하, 도 2(플로우챠트)를 참조하여 실시예에 따른 연산단계를 설명한다.
최초로, 반도체칩과 기판이 주어지고 제조장치들이 결정된다. 다른 상수특성들, 예컨대 패드크기, 본딩와이어의 지름 및 모세관의 크기는 주어진 값들이다. 이로부터, 단계S1에서, 본딩패드들의 접합점들에 대응하는 최초의 접합좌표가 결정된다. 최초의 접합점들은 본딩패드의 중심으로 설정된다. 이 단계에서, 최초의 루프속성들이 결정된다. 루프속성들은 각 본딩와이어의 길이와 높이를 포함할 수 있다.루프속성들은 본딩패드상의 접합점과 각 도전핑거상의 접합점간의 간격에 의해서 결정된다.
본딩패드상의 접합점과 루프속성들이 각 선에 대해 결정되는 경우, 선트랙이 결정된다. 동시에, 모세관의 동작경로가 결정된다. 도 1에서, 빗금친영역(22)은 접속처리 동안에 본딩패드의 접합점에서 모세관에 의해 취해진 영역을 나타낸다.
단계S2에서, 인접한 본딩와이어들과 모세관간의 간격의 한계값이 계산된다. 그 후, 위치변화는 계산된 한계값과 적어도 동일한 간격을 얻도록 계산된다. 배치량은 본딩패드상의 접합점이 중심으로부터 오프셋되는 양에 대응한다. 이 방법으로, 모세관과 인접한 본딩와이어(도 7에 도시)간의 접촉이 제거된다.
단계S3에서, 인접한 선들은 임의적으로 선택되어 인접한 본딩와이어들이 단계S4에서의 루프속성들과 동일한지 결정된다. 예컨대, 도전핑거들(16)이 단선에 배열되고 본딩와이어들이 그것들의 각 본딩패드(16)에 대해서 실질적으로 동일한 트랙을 따르는 경우에는 루프속성들이 동일하다. 이는 반도체칩(14)의 각면의 중심 근처에도 발생한다. 이것은 선트랙이 모세관경로를 방해하지 않는 경우이다. 이 경우, 최초의 본딩패드측의 접합점들은 변하지 않고 원래대로 유지된다.
선택된 본딩와이어들이 다른 루프속성들을 가지면, 단계S5가 행해진다. 단계S5에서, 선택된 본딩와이어들의 선트랙들이 모세관경로를 방해하고 접촉하는지 결정하기 위해서 간격계산이 행해진다. 선택된 본딩와이어들의 선트랙들과 모세관경로간에 적당한 클리어런스가 존재하면, 선택된 본딩패드들 위의 최초의 접합점들은 변하지 않고 원래대로 유지된다.
클리어런스가 충분히 존재하도록 결정되지 않았다면, 단계S6이 행해진다. 단계S6에서, 도전핑거들이 단선에 배열되는 경우, 선택된 본딩패드들의 접합점(Bd position)은 세 점 중에 어느 하나에 위치된다. 선택된 본딩패드들의 접합점은 중심에서 유지되어, 배치량에 의해 반도체칩의 외부영역으로 배치되거나 배치량에 의해 반도체칩의 내부영역으로 배치된다. 배치량은, 예컨대, 단계S2에서 결정된다. 이 방법으로, 본딩와이어은 짧은 루프, 중간 루프 혹은 긴 루프일 수 있다. 동시에, 본딩와이어의 높이 속성이 설정된다. 짧은 루프는 낮은 높이를 가지고(단계S7), 중간 루프는 중간 높이로 유지되고(최초의 속성이 유지) 그리고 긴 루프는 높은 높이를 가진다(단계S8).
각각이 낮은, 중간 혹은 높은 높이를 가지는 짧은, 중간 혹은 긴 길이로 그룹핑된 본딩와이어을 구비함으로써, 본딩와이어트랙들과 모세관경로간의 방해는 방지된다. 도 1에서, 상대적으로 짧은 길이와 낮은 높이를 가진 제1본딩와이어그룹과 상대적으로 긴 길이와 높은 높이를 가진 제2본딩와이어그룹은 설명되었다. 그러나, 도 2의 플로우챠트에서 설명한 바와 같이, 3개의 다른 본딩와이어그룹들도 구비할 수 있다.
이하, 도 3(플로우챠트)을 참조하여 실시예에 따른 연산단계를 설명한다. 도 3의 플로우챠트에 설명된 연산단계는 도 2의 플로우챠트에 설명된 연산단계보다 완성하기가 쉽다.
단계S11에서, 본딩패드들상의 접합점들에 대응하는 최초의 접속좌표들이 결정된다. 최초의 접합점들은 본딩패드의 중심에 설정된다. 이 단계에서, 최초의 루프속성들이 결정된다. 루프속성들은 각 본딩와이어의 길이와 높이를 포함한다. 루프속성들은 본딩패드상의 접합점과 각 도전핑거상의 접합점간의 각 간격에 의해서 결정된다.
단계S12에서, 최초의 접합점들에 기초해서, 각 본딩와이어가 높은 루프선, 중간 루프선 혹은 낮은 루프선인지 결정하는 것은 루프속성들에 기초해서 이루어진다.
그 후, 본딩패드상의 접합위치는 단계S12에서 만들어진 결정에 기초해서 움직여진다.
본딩와이어가 낮은 루프선(짧은 루프)인지 결정됐다면, 단계S13이 행해진다. 단계S13에서, 본딩패드상의 접합위치는 배치량에 의해서 반도체칩의 외부가장자리쪽으로 움직여진다.
본딩와이어가 중간 루프선(중간 루프)인지 결정됐다면, 본딩패드상의 접합위치는 최초의 접합점(본딩패드의 중심)에서 유지된다.
본딩와이어가 높은 루프선(긴 루프)인지 결정됐다면, 본딩패드상의 접합위치는 배치량에 의해서 반도체칩의 외부가장자리로부터 먼 곳으로 움직여진다.
상술한 흐름에 따라면, 일반적으로, 본딩와이어들은 길이에 따라 3종류로 그룹핑된다. 이 방법으로, 인접한 본딩와이어들과 모세관경로간의 방해는 방지된다.
각 본딩패드의 접합위치들에 기초해서, 각 프로브카드상의 니들들을 위한 브로브니들위치 등이 결정된다. 프로빙단계에서, 프로브니들은 본딩패드(12)에 맞서 압축된다. 도 1에 도시된 바와 같이, 프로브흔적들(24)은 프로브티들에 의해 발생한다. 본딩패드(12)는 프로브니들이 발생한 영역에서 손상을 입는다. 이는 나중의 와이어본딩단계에 영향을 미칠 수 있다. 그래서, 본딩패드상에서 프로브니들이 접촉한 위치들은 선접합점들과 다른 위치에 설정된다. 그래서, 프로브카드는 이들의 결정된 좌표들에 따라서 설계된다. 이 방법으로, 프로빙단계는 나중의 접속단계에서 와이어본딩이 형성되는 영역에서 본딩패드의 손상없이 행해져 결함이 감소된다.
도 1을 참조하면, 예를 들면, 프로빙단계가 완료되고 반도체칩의 특성테스트가 통과된 경우, 접속이 행해진다. 반도체장치(10)에 있어서, 접속순서는 제1그룹(짧은 선들)의 본딩와이어들이 먼저 접속되도록 결정된다. 그 후, 제2그룹(긴 선들)의 본딩와이어들이 접속된다. 이 방법으로, 제1그룹의 본딩와이어들을 형성하는 모세관이 제2그룹으로부터의 본딩와이어를 방해하는 경우는 없어진다.
본딩와이어그룹들이 최초값들(본래의 본딩패드중심)로 유지된 접합점을 가지는 그룹을 포함하는 경우, 짧은 와이어그룹은 먼저 본딩패드들(12)과 도전핑거들(16)에 접속된다. 다음으로, 최초값들로 유지된 접합점들을 가진 중간 와이어그룹은 본딩패드들(12)과 도전핑거들(16)에 접속된다. 마지막으로, 긴 와이어그룹이 본딩패드들(12)과 도전핑거들(16)에 접속된다.
실시예에 따르면, 본딩와이어들과 모세관경로간의 방해가 감소되는 와이어본딩구조가 이루어진다. 이는 각 본딩패드들상에 와이어본딩이 형성된 다양한 위치를 구비함으로써 완성된다. 그 결과, 반도체장치가 각 가장자리를 따라 단선에 늘어선 본딩패드들을 가지는 반도체칩이 제조된 경우에도, 이미 형성된 각 본딩와이어의트랙과 이어지는 각 본딩와이어의 형성을 위해 이용된 모세관경로간의 클리어런스는 충분히 유지될 수 있다. 그 결과, 접속과정 동안에 본딩와이어들의 손상 및/또는 변형을 감소시킴으로써 반도체장치의 제조량을 증가시킬 수 있다.
상술한 실시예들은 본보기이며 본 발명은 이러한 실시예들에 한정되지 않는다. 상술한 실시예들은 특정 구조들에 한정되지 않는다.
실시예들은, 짧은 본딩와이어과 긴 본딩와이어가 본딩와이어들을 구비하도록 임의적으로 배열되는 것으로 설명되었지만, 일례와 같이, 일반적으로 짧은 본딩와이어들과 긴 본딩와이어들의 배열은 임의적이다.
제1 내지 제4실시예들(도 1, 4, 5 및 6)에 있어서, 각 본딩패드는 프로빙단계에서 반도체칩의 기능을 검증하기 위해 형성된 프로브흔적를 포함한다. 프로브흔적는 본딩패드에서 접합점으로부터 오프셋된다. 이 방법으로, 본딩와이어와 본딩패드간의 전기적 접속은 향상된다.
그러므로, 다양한 특정 실시예들을 통해 상세하게 설명하였지만, 본 발명은 발명의 정신과 관점으로부터 멀어지지 않고 다양한 변화, 배치 및 변경이 가능하다. 따라서, 본 발명은 부가된 청구항에 의해서 한정하는 경우에만 제한되도록 했다.

Claims (20)

  1. 본딩패드들 각각은 기판상에 복수의 본딩와이어들 중의 하나에 의해 복수의 도전핑거들 중의 하나에 전기적으로 접속되는 복수의 본드패드들을 포함하고,
    여기서, 상기 복수의 본딩패드들 중의 적어도 몇 개는 반도체칩의 외부가장자리에 실질적으로 평행하게 일렬로 배열되며, 그리고 상기 본딩패드들 중의 적어도 하나 위의 상기 본딩와이어의 접합점은 상기 반도체칩의 외부가장자리방향으로 인접한 본딩패드상에 인접한 본딩와이어의 접합점을 참조하여 배치되는 반도체장치.
  2. 제1항에 있어서, 상기 본딩패드들은 반도체칩의 외부가장자리를 따라서 복수의 선들을 형성하기 위해 배열되고, 각 선의 상기 본딩패드들 중의 적어도 하나 위의 상기 본딩와이어의 접합점은, 인접한 본딩패드상에 인접한 본딩와이어의 접합점을 참조하여 반도체칩의 외부가장자리 방향으로 배치되는 반도체장치.
  3. 제1항에 있어서, 상기 복수의 도전핑거들 중의 적어도 하나 위의 본딩와이어의 접합점은, 인접한 도전핑거상의 인접한 본딩와이어의 접합점을 참조하여 반도체칩의 방향으로 배치되는 반도체장치.
  4. 제3항에 있어서, 상기 반도체칩의 외부가장자리방향으로 배치된 상기 본딩패드들중의 적어도 하나 위에 접합점을 가진 본딩와이어는 도전핑거들 중의 적어도 하나 위에 반도체칩방향으로 배치된 접합점을 가지는 반도체장치.
  5. 제1항에 있어서, 상기 복수의 본딩와이어들은 제1본딩와이어그룹과 제2본딩와이어그룹으로 분류되고,
    짧은 와이어들인 상기 제1본딩와이어그룹은, 상기 제2본딩와이어그룹의 본딩와이어들과 비교해서, 반도체장치의 가장자리방향으로 배치된 각 본딩패드상에 접합점들을 가지는 본딩와이어들을 구비하는 반도체장치.
  6. 제5항에 있어서, 상기 제1본딩와이어그룹의 본딩와이어들은 상기 제2본딩와이어그룹의 본딩와이어들보다 높이가 낮은 반도체장치.
  7. 반도체칩의 제1가장자리를 따라서 제1선으로 배열된 복수의 제1본딩패드들; 및
    기판상에 형성된 복수의 제1도전트레이스들을 포함하고,
    여기서, 각 제1본딩패드는 각 제1본딩와이어에 의해 제1도전트레이스들 중의 하나에 전기적으로 접속되고, 상기 제1본딩와이어들은 제1본딩와이어그룹과 제2본딩와이어그룹으로 분류되고, 제1본딩와이어그룹은, 각 제1본딩패드들 위에서 제2본딩와이어그룹에서의 제1본딩와이어들에 전기적으로 접속된 접합점들과 달리, 각 제1본딩패드들 위에서 반도체칩의 제1가장자리방향으로 오프셋되는 접합점들을 가지는 제1본딩와이어들을 가지는 반도체장치.
  8. 제7항에 있어서, 상기 제2본딩와이어그룹의 상기 제1본딩와이어들은, 상기 각 제1본딩패드의 중심과 달리, 각 제1본딩패드들 위에 반도체칩의 상기 제1가장자리로부터 멀어져 오프셋되는 접합점들을 가지고, 상기 제1본딩와이어그룹의 상기 제1본딩와이어들은, 상기 각 제1본딩패드의 중심과 달리, 상기 각 제1본드패드들 위에 반도체칩의 제1가장자리로 오프셋되는 접합점들을 가지는 반도체장치.
  9. 제8항에 있어서, 각 제1본딩패드는 상기 제1본딩패드상의 접합점으로부터 먼 영역에 프로브흔적를 구비하는 반도체장치.
  10. 제8항에 있어서, 상기 제1본딩와이어그룹의 상기 제1본딩와이어들과 상기 제2본딩와이어그룹의 상기 본딩와이어들은 임의적인 순서로 배열되는 반도체장치.
  11. 제8항에 있어서,
    상기 반도체칩의 상기 제1가장자리를 따라 제2선에 배열되고, 상기 복수의 제1본딩패드들보다 상기 반도체칩의 제1가장자리로부터 멀리 떨어진 복수의 제2본딩패드들; 및
    기판상에 형성된 복수의 제2도전트레이스를 더 포함하고,
    각 제2본딩패드는 각 제2본딩와이어에 의해 제2도전트레이스 중의 하나에 전기적으로 접속되고, 상기 제2본딩와이어들은 제3본딩와이어그룹과 제4본딩와이어그룹으로 분류되고, 상기 제3본딩와이어그룹은, 각 제2본딩패드들 위에 제4본딩와이어그룹에서의 제2본딩와이어들에 전기적으로 접속된 접합점들과 달리, 각 본딩패드들 위에 상기 반도체칩의 상기 제1가장자리로 오프셋되는 접합점들을 가지는 제2본딩와이어들을 구비하는 반도체장치.
  12. 제11항에 있어서, 상기 제4본딩와이어그룹의 상기 제2본딩와이어들은, 상기 각 제2본딩패드 중심과 달리, 각 제2본딩패드들 위에 상기 반도체칩의 상기 제1가장자리로부터 멀어져 오프셋되는 접합점들을 가지며, 제3본딩와이어그룹의 제2본딩와이어들은, 상기 각 제2본딩패드의 중심과 달리, 각 본딩패드들 위에 상기 반도체칩의 상기 제1가장자리로 오프셋되는 접합점들을 가지는 반도체장치.
  13. 제8항에 있어서, 상기 제1본딩패드들은 실질적으로 직사각형이고 반도체칩의 제1가장자리에 평행한 방향보다 반도체칩의 제1가장자리에 직각 방향으로 더 넓은 반도체장치.
  14. 제8항에 있어서, 상기 제1본딩와이어그룹의 제1본딩와이어들은, 상기 제2본딩와이어그룹에서의 제1본딩와이어들의 접합점들이 각 도전트레이스상에서 상기 반도체칩의 상기 제1가장자리에 가까운 것보다 각 도전트레이스상에서 상기 반도체칩의 상기 제1가장자리에 더 가까운 접합점들을 가지는 반도체장치.
  15. 제8항에 있어서, 상기 제1본딩와이어그룹에서의 제1본딩와이어들은 상기 제2본딩와이어그룹에서의 상기 제1본딩와이어들보다 길이가 짧고 높이가 낮은 반도체장치.
  16. 복수의 본딩패드들 각각은, 모세관장치로부터 제공된 복수의 본딩와이어들 각각에 의해, 기판상에서 복수의 도전핑거들 각각에 전기적으로 접속되고,
    여기서, 본딩와이어가 접속될 각 본딩패드와 도전핑거간의 간격에 따라서 상대적으로 짧은 제1와이어그룹과 상대적으로 긴 제2와이어그룹으로 본딩와이어를 그룹핑하는 단계; 및
    각 본딩와이어에 전기적으로 접속될 각 본딩패드와 각 도전핑거간의 반도체장치의 가장자리방향으로, 각 본딩패드의 중심으로부터 오프셋된 접합점에서 제1와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함하는 와이어본딩방법.
  17. 제16항에 있어서, 상기 각 본딩와이어에 전기적으로 접속될 상기 각 본딩패드와 상기 각 도전핑거간에서 상기 반도체장치의 가장자리으로부터 먼 방향으로, 상기 각 본딩패드의 중심으로부터 오프셋된 접합점에서 제1와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함하는 와이어본딩방법.
  18. 제17항에 있어서, 상기 본딩와이어들은 제1와이어그룹의 본딩와이어와 제2와이어그룹의 본딩와이어간에 임의적으로 배열되는 와이어본딩방법.
  19. 제17항에 있어서, 상기 본딩와이어가 접속될 상기 각 본딩패드와 상기 도전핑거간의 간격에 일치하게 중간의 제3와이어그룹으로 본딩와이어들을 그룹핑하는 단계; 및
    본래 상기 각 본딩패드의 중간에 있는 상기 제3와이어그룹에서의 본딩와이어들 중의 적어도 하나를 접속하는 단계를 포함하는 와이어본딩방법.
  20. 제16항에 있어서, 상기 제1와이어그룹의 제1본딩와이어는 제2와이어그룹의 제2본딩와이어에 인접하는 경우에는, 제1본딩와이어의 접속은 제2본딩와이어의 접속 전에 행해지는 와이어본딩방법.
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