KR100259457B1 - 반도체 장치 - Google Patents

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마나미 구도
마사루 고야나기
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니시무로 타이죠
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Abstract

고집적화나 고기능화에 의한 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 대응할 수 있는 패드 레이아웃 및 리이드 레이아웃을 갖는 반도체 장치를 제공하는 것을 목적으로 하고 있다. 반도체 칩(11)상에 복수열의 패드(12-1, 12-2)를 형성하고, 다른 열 사이에 피치를 어긋나게 배치한 것을 특징으로 한다. 패드를 복수열로 분할하여 배치하기 때문에 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화에 대응하기 쉽고, 또한 복수열의 패드를 어긋나게 배치하기 때문에 와이어 본딩할 때 칩의 한변, 대향하는 두변, 세변 혹은 네변 중 어디에나 리이드를 배치할 수 있어서 패키지의 리이드 레이아웃에 대한 자유도를 높일 수 있다. 또한, 웨이퍼 상태에서 칩에 대해 프로빙할 때, 프로브를 칩의 한편으로부터 접촉시킬 수 있어서 복수 칩을 동시에 테스트할 수 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 고집적화나 고기능화에 의한 칩 사이즈의 축소, 패키지의 다핀화, 협피치화 등에 대응하기 위한 패드 레이아웃 및 리드 레이아웃에 관한 것이다.
일반적으로, 반도체 장치에서의 내부 회로의 전극 인출용 패드는 칩의 주변을 따라 혹은 중앙부에 1열로 배치되어 있다. 도14 내지 도16은 각각 반도체 칩의 각 패드와 리드를 와이어 본딩으로 접속한 상태(수지 밀봉 전의 상태)에서 각종 패드 레이아웃 및 리드 레이아웃의 예를 도시하고 있다. 도14는 가장 널리 이용되고 있는 레이아웃으로, 반도체 칩(11)의 4 변을 따라 패드(12)가 배치되어 있다. 이 칩(11)은 리드(13)에 형성된 베드(13a)에 탑재되며, 각 리드(13)의 단부와 각 패드(12)가 각각 본딩 와이어(14)로 접속되어 있다. 또한, 도15는 LOC(Lead On Chip_구성으로, 칩(11)의 대향하는 2변에 패드(12)가 배치되며, 이 칩(11)상에 배치된 각 리드(13)의 단부와 각 패드(12)가 각각 본딩 와이어(14)로 접속되다. 한편, 도16은 센터 패드의 LOC구성으로, 칩(11)의 중앙부에 1열로 패드(12)가 배치되고, 이 칩(11)상에 배치된 각 리드(13)의 단부와 각 패드(12)가 각각 본딩 와이어(14)로 접속되어 있다.
그런데, 최근 LOC 기술의 진보에 따라 원래는 LOC를 사용할 필요가 없는 작은 칩도 LOC를 위한 설비를 이용할 목적으로 LOC화 되도록 되어 패드 영역이 좁아지고 있다. 더구나, 어플리케이션의 다양화에 따라 패드 수가 증가하여 칩 상에 충분한 패드 영역을 확보할 수 없다는 문제가 발생하고 있다. 또한, 핀의 피치가 좁은 패키지에서는 패드간을 협피치화하여 대응하지 않으면 안되므로 패드 레이아웃이나 리드 레이아웃에 대한 요구가 점점 더 엄격해지고 있다.
이러한 문제를 극복하기 위해서, 도17이나 도18에 도시한 바와 같이 패드를 복수열로 분할하는 패드 레이아웃이 제안되어 있다. 도17에서는 칩(11)의 중앙부에 2열의 패드(12-1, 12-2)를 배치하고, 도18에서는 칩(11)의 중앙부에 3열의 패드(12-1, 12-2, 12-3)를 배치함으로써, 패드수가 많아지더라도 칩(11)상에 충분한 패드 영역을 확보하기 쉬우며 또 패드열의 길이를 짧게 할 수 있기 때문에 칩 사이즈의 축소 혹은 패드 수의 증가나 협피치화에 대응할수 있다.
그러나, 패드를 복수열로 배치하면 각 패드와 리드의 단부의 와이어 본딩시에 제한이 발생되고, 각 패드에 대응하여 설치하는 보호 회로의 패턴간의 거리를 확보하기 어려우며, 각 패드로부터 내부 회로로의 배선 감기에 제한이 발생되고, 보호회로의 전원선의 배치가 어렵게 되며, 웨이퍼 상태에서의 칩에 대한 프로빙시 프로브를 양측으로부터 접촉해야 하므로 복수칩의 동시 테스트가 어렵고, 본딩 와이어가 적어도 칩의 양측에 형성되므로 와이어 본딩 후는 프로브가 닿기 어려워 제품 개발시에 신호선 상에서의 신호 진폭의 측정이나 파형 관찰을 행하는 것이 곤란하게 되는 등 해결해야 할 문제도 많다.
즉, 예를 들면 도17에 도시한 바와 같은 패드 레이아웃에서는 리드를 칩(11)의 상부 방향과 하부 방향으로부터 진입시키지 않으면 와이어 본딩이 어렵기 때문에, SVP(Surface Vertical Package)나 ZIP(Zigzag In-line Package)등과 같이 칩(11)의 한쪽으로부터 리드를 인출하는 패키지에는 적용이 곤란하다. 또한, 웨이퍼 상태에서 칩으로의 프로빙시 프로브를 양측으로부터 접촉시켜야 하므로 복수 칩의 동시 테스트가 어렵고, 또 와이어 본딩 후는 칩의 양측에 본딩 와이어가 형성되기 때문에 프로브를 대기 어려워 내부 신호의 측정 등이 곤란하다. 또한, 통상 도19에 도시한 바와 같이 각 패드(12-1, 12-2)에 인접하여 서지 전압 등으로부터 내부회로를 보호하기 위한 보호 회로(15-1, 15-2)를 설치하지만, 이 보호 회로(15-1, 15-2)는 웰 영역 등의 깊은 확산층 내에 형성될 필요가 있으며, 확산층의 가로 방향으로의 확대를 고려하여 인접하여 설치되는 보호 회로(15-1, 15-2)의 패턴간의 최단거리 A를 충분히 확보할 필요가 있다. 이 때문에 패드 레이아웃이 상 기 보호 회로(15-1, 15-2)의 패턴에 의해서 제한되어 패드(12-1, 12-2)의 협피치화를 방해한다. 또한, 상기 보호 회로(15-1, 15-2)로부터 내부 회로로 배선을 도출할 때, 도20에 도시한 바와 같이 배선(16-1, 16-2)의 도출 방향이 제한되어 내부회로로의 배선감기에 제한이 생긴다. 더구나, 상기 보호 회로(15-1, 15-2)에는 전원선이 필요하지만, 예를 들면 도21에 도시한 바와 같이 2열의 패드 (12-1, 12-2)의 양측에 주 전원선(17-1, 17-2)을 배치하고 또 이 주 전원선(17-1, 17-2)으로부터 각 보호 회로(15-1, 15-2)마다 가지형으로 분기한 가지 전원선(17-1a, 17-1b, 17-1c 및 17-2a, 17-2b, 17-2c)을 설치하여 접속할 필요가 있다. 이와 같이 보호 회로(15-1, 15-2)의 전원선의 패턴 레이아웃이 복잡하게 되어 패턴 점유 면적의 증대를 초래한다.
상술한 여러 가지 문제는 도18에 도시한 바와 같이 패드의 열이 3열이 되면 보다 커지고, 패드의 열수가 증가함에 따라 더욱 현저해진다.
상기한 바와 같이 종래의 반도체 장치에서의 패드 레이아웃 및 리드 레이아웃은 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 충분히 대응할수 없다는 문제가 있었다.
또한, 칩 사이즈의 축소, 패키지의 다핀화나 협피치화 등에 대응하기 위해서 패드를 복수열로 분할하여 배치하면, 와이어 본딩, 보호 회로 배선의 감기 및 테스트시에 새로운 문제가 발생된다.
본 발명은 상기한 바와 같은 사정을 감안하뎌 이루어진 것으로, 그 목적이 되는 부분은 와이어 본딩, 보호 회로, 배선의 감기 및 테스트시의 여러가지 문제를 극복하면서 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 대응할 수 있는 패드 레이아웃을 구비한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 내부 회로에 의해 패드 레이아웃이 제한되어 있는 경우에도 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 대응할 수 있는 리드 레이아웃을 구비한 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는 반도체 칩, 이 반도체 칩 내에 형성된 내부 회로, 및 상기 반도체 칩상에 다른 열 사이에 피치를 어긋나게 하여 복수열 형성되며 상기 내부 회로와 전기적으로 접속되는 전극 인출용의 패드를 구비하는 것을 특징으로 한다.
상기 반도체 장치는 상기 각 패드간의 공간 영역의 상기 반도체 칩 내에 설치되는 보호회로를 더 구비하는 것으 특징으로 한다.
또, 상기 패드의 열과 직교하는 상반하는 방향의 한쪽에 선택적으로 도출되는 상기 보호 회로로부터 상기 내부 회로에 대한 배선을 더 구비하는 것을 특징으로 한다.
상기 패드의 열 사이의 영역에 상기 패드의 열 방향을 따라 직선적으로 연장 설치되며 상기 보호 회로에 전원을 공급하는 한쌍의 전원선을 더 구비하는 것을 특징으로 한다.
상기 패드는 상기 반도체 칩의 중앙부에 n(n은 2 이상의 정수) 열로 형성되며 각 열 사이에 동일 방향으로 1/n피치씩 어긋나게 하여 배치하는 것을 특징으로 한다.
상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 한다.
상기 반도체 칩의 1변을 따라 배치되며 본딩 와이어를 통해 상기 각 패드와 전기적으로 접속되는 리드와, 상기반도체 칩, 상기 리드의 내부 리드부 및 상기 본딩 와이어를 밀봉하는 패키지를 더 구비하는 것으 특징으로 한다.
상기 반도체 칩의 대향하는 2변을 따라 각각 배치되며 본딩 와이어를 통해 상기 각 패드와 전기적으로 접속되는 리드와, 상기 반도체 칩, 상기 리드의 내부 리드부 및 상기 본딩 와이어를 밀봉하는 패키지를 구비하는 것을 특징으로 한다.
상기 반도체 칩의 3변을 따라 각각 배치되며 본딩 와이어를 통해 상기 각 패드와 전기적으로 접속되는 리드와, 상기 반도체 칩, 상기 리드의 내부 리드부 및 상기 본딩 와이어를 밀봉하는 패키지를 더 구비하는 것을 특징으로 한다.
상기 반도체 칩의 4변을 따라 각각 배치되며 본딩 와이어를 통해 상기 각 패드와 전기적으로 접속되는 리드와, 상기 반도체 칩, 상기 리드의 내부 리드부 및 상기 본딩 와이어를 밀봉하는 패키지를 더 구비하는 것을 특징으로 한다.
상기 리드는 상기 각 패드간의 영역의 상기 반도체 칩 상에 배치되며 인접하는 패드와 상기 본딩 와이어로 각각 접속되는 것을 특징으로 한다.
본 발명의 반도체 장치는 다른 형태로서 반도체 칩, 이 반도체 칩 내에 형성된 내부 회로, 상기 빈도체 칩 상에 복수행 형성되며 상기 내부 회로와 전기적으로 접속되는 전극 인출용의 패드, 및 상기 반도체 칩 상에 적어도 1변으로부터 진입하여 배치되며 상기 각 패드에 본딩 와이어를 통해 각각 접속되는 리드를 구비하며, 상기리드는 복수의 패드를 사이에 두도록 상기 반도체 칩 상에서 구부러진 리드 쌍을 포함하는 것을 특징으로 한다.
본 반도체 장치는 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩 내에서 다른 것을 특징으로 한다.
상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩단과 평행한 방향으로 순차 증감하는 것을 특징으로 한다.
이상과 같은 구성에 따르면, 패드를 복수열로 분할하여 배치하기 때문에 칩 사이즈의 축소, 패키지의 다핀화나 협피치화에 대응하기 쉬우며, 또 복수열의 패드를 어긋나게하여 배치하기 때문에 와이어 본딩할 때 칩의 1변, 대향하는 2변, 3변 혹은 4변 중 어디에도 리드를 배치할 수 있어서 패키지의 리드 레이아웃에 대한 자유도를 높일 수 있다. 또한 , 웨이퍼 상태에서의 칩의 프로빙시 프로브를 칩의 한쪽으로부터 접촉시킬 수 있어서 복수칩의 동시 테스트도 가능해진다.
또, 각 패드간의 공간 영역의 반도체 칩 내에 보호 회로의 패턴을 설치하면, 보호 회로의 패턴간의 최단 거리는 경사 방향이 되어 거리를 벌릴 수 있다.
보호 회로로부터 내부 회로로 배선을 형성할 때, 이 배선은 패드의 열과 직교하는 2개의 방향중 어디로도 도출 가능하여 배선 감기의 자유도를 높일 수 있으며, 배선 수와 배선 길이의 감소, 배선 저항의 삭감, 배선 영역의 삭감 및 내부 회로의 배치에 대한 제한의 완화에도 기여한다.
각 패드간의 공간 영역의 반도체 칩 내에 보호 회로의 패턴을 배치하고 패드의 열간의 패드의 열방향을 따라 직선적으로 보호 회로의 전원선을 배치하면, 전원선의 패턴과 감기를 간이화할 수 있으며 또 보호 회로의 패턴 점유 면적도 축소할 수 있다.
n열의 패드를 1/n피치씩 어긋나게 하여 배치하면, 제7항 내지 제10항에 기재한 바와 같이 리드를 반도체 칩의 1변, 2변, 3변 혹은 4변 중 어디를 따라서도 배치 가능하여 원하는 여러 가지 구조의 패키지에 밀봉할 수 있다.
인접하는 각 패드간의 거리가 같게 되도록 배치하면, 패드 영역을 최소한으로 할 수 있다.
각 패드간의 반도체 칩 상에 리드를 배치하고 본딩 와이어로 각 리드를 인접하는 패드에 각각 접속하면, LOC구조의 반도체 장치를 구성할 수 있다.
패드를 복수행으로 분할하여 배치하기 때문에 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화에 대응하기 쉬우며 또 리드를 구부릴 수 있기 때문에 내부 회로에 의해 패드 레이아웃이 제한되는 경우에 리드 측에서 대처할 수 있다.
내부 회로에 따라 리드의 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리를 칩 내에서 변경함으로써 패드 레이아웃의 자유도를 높일수 있어서 패드 레이아웃이 제한되는 경우에도 대응 할 수 있다.
내부 회로에 따라 리드의 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리를 칩단과 평행한 방향으로 순차 증감시키더라도 패드 레이아웃의 자유도를 높게 할 수 있어서 패드 레이아웃이 제한되는 경우에도 대응할 수 있다.
도1은 본 발명의 제1실시예에 따른 반도체 장치에 관해서 설명하기 위한 것으로 반도체 칩의 평면도.
도2는 도1에서의 패드부를 추출하여 도시한 확대도.
도3은 도1에 도시한 패드 레이아웃을 갖는 반도체 장치를 LOC로 와이어 본딩한 상태를 도시한 도면.
도4는 도1에 도시한 패드 레이아웃을 갖는 반도체 장치를 와이어 본딩한 상태의 다른 예를 도시한 도면.
도5는 도1에 도시한 반도체 장치에서의 보호 회로의 패턴 레이아웃 예를 도시한 도면.
도6은 도1에 도시한 반도체 장치에서의 보호 회로의 패턴 레이아웃 예 및 보호 회로로부터 내부 회로로의 배선의 도출예에 관해서 설명하기 위한 도면.
도7은 도1에 도시한 반도체 장치에서의 보호 회로의 패턴 레이아웃 예 및 이 보호회로의 전원선의 레이아웃 예를 도시한 도면.
도8은 본 발명의 제2실시예에 관한 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도9는 본 발명의 제3실시예에 관한 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도10은 도9에 도시한 패턴 레이아웃에서의 다른 리드 레이아웃에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도11은 본 발명의 제4실시예에 관한 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩한 상태를 도시한 도면.
도12는 본 발명의 제5실시예에 관한 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도13은 본 발명의 제6실시예에 관한 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도14는 종래의 반도체 장치에 관해서 설명하기 위한 것으로, 반도체 칩의 각 패드와 리드를 와이어 본딩으로 접속한 상태를 도시한 도면.
도15는 종래의 다른 반도체 장치에 관해서 설명하기 위한 것으로, 반도체 칩의 각 패드와 리드를 와이어 본딩으로 접속한 상태를 도시한 도면.
도16은 종래의 또다른 반도체 장치에 관해서 설명하기 위한 것으로, 반도체 칩의 각 패드와 리드를 와이어 본딩으로 접속한 상태를 도시한 도면.
도17은 종래의 개량된 반도체 장치에 관해서 설명하기 위한 것으로, 반도체 칩의 패드 레이아웃을 도시한 도면.
도18은 종래의 개량된 다른 반도체 장치에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시한 도면.
도19는 도17에 도시한 패드 레이아웃에서의 보호 회로의 패턴 레이아웃 예를 도시한 도면.
도20은 도17에 도시한 패드 레이아웃에서의 보호 회로의 패턴 레이아웃 예 및 보호 회로로부터 내부 회로로의 배선의 도출예를 도시한 도면.
도21은 도17에 도시한 패드 레이아웃에서의 보호 회로의 패턴 레이아웃 예 및 이 보호 회로의 전원선의 레이아웃 예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 칩 12, 12-1 내지 12-7 : 패드
13, 13-1 내지 13-3 : 리드 14 : 본딩 와이어
15-1, 15-2 : 보호 회로 16-1a, 16-1b, 16-2a, 16-2b : 배선
17-1, 17-2 : 전원선
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
도1은 본 발명의 제1실시예에 따른 반도체 장치에 대해서 설명하기 위한 것으로 반도체 칩의 평면도이다. 반도체 칩(11)의 중앙부에는 2열의 패드(12-1, 12-2)가 배치되어 있다. 상기 패드(12-1)의 열과 패드(12-2)의 열은 1/2피치씩 어긋나게 하여 배치하고 있다.
도2는 상기 도1에 도시한 평면도에서의 패드부를 추출하여 도시한 확대도이다. 도시한 바와 같이 1열째의 패드(12-1)와 2열째의 패드(12-2를 1/2 피치 어긋나게 하여 배치함으로써 다른 열의 인접하는 각 패드간의 거리 Ls는 패드(12-1)의 열과 패드(12-2)의 열과의 거리 Lt보다 넓어진다. 이에 따라, 패드 영역이 도17에 도시한 에이아웃과 동일하다고 한다면, 와이어 본딩시의 본딩 위치의 어긋남에 대한 마진을 크게 할 수 있어서 본딩 불량의 감소에 따른 제조 수율의 향상을 꾀할 수 있다. 반대로, 와이어 본딩에 여유가 있는 경우에는 거리 Ls를 거리 Lt(Lt를 최소 간격이라 가정)로 단축하면 패드간의 거리를 좁게 할 수 있으며 패드 영역의 점유면적을 삭감할 수 있기 때문에 패키지의 다핀화나 협피치화에 유리하다. 이 때, Ls=2×Lr로 설정하여 각 패드(12-1, 12-2)간의 거리를 같게 하면, 와이어 본딩 공정의 곤란함을 초래하지 않고 패드열의 길이를 최소로 할 수 있다.
도3은 상기 도1에 도시한 패드 레이아웃을 갖는 반도체 장치를 LOC로 와이어 본딩한 상태를 도시하고 있다. 도17에 도시한 바와 같이 2열의 패드를 평행하게 설치하면, 1열째의 패드(12-1)는 상측의 리드(13)에 접속되고 2열째의 패드(12-2)는 하측의 리드(13)에 접속되어 패드와 리드의 접속 위치가 제한되지만, 패드위치를 어긋나게 함으로써 도3에 도시한 바와 같이 서로 반대측 열의 패드에 대해서도 본딩 가능하여 패드 레이아웃과 내부 회로의 패턴 레이아웃의 자유도를 높게 할 수 있다.
도4는 상기 도1에 도시한 패드 레이아웃을 갖는 반도체 장치를 와이어 본딩한 상태의 다른 예를 도시하고 있다. 도시한바와 같이 패드 위치를 어긋나게 하여 칩(11)의 1변으로부터 패드(12-1, 12-2)를 본 경우, 패드가 서로 중복되지 않도록 할 수 있다. 즉, 상측과 하측 중 어느 한쪽의 근처에서 본 경우라도 패드간의 거리 Lt 혹은 Lr을 확보할 수 있게 된다. 따라서, 복수열의 패드를 설치한 구조로도 한 방향으로부터 패드(12-1, 12-2)로의 와이어 본딩이 가능하게 된다.
특히, 최근의 메모리 제품은 대용량화에 따라 메모리셀 어레이 영역을 크게 취할 필요가 있기 때문에 패드 영역이 한정되어 메모리셀 어레이와의 레이아웃 정합성이 양호한 센터 패드가 주류이다. 종래에는 센터 패드로 하면 칩 양측으로부터 리드를 인출해야 하므로 SVP, ZIP 등과 같은 칩의 한쪽에서 리드를 인출하는 패키지에는 적용할 수 없었다. 그러나, 본 발명에 따르면 2열의 패드 레이아웃을 채용한 경우에도 SVP나 ZIP에 밀봉할 수 있다.
또한, 와이어 본딩시에 한하지 않고 마찬가지로 웨이퍼 상태에서의 칩에 대한 프로빙에도 응용할 수 있어서 복수 칩의 동시 테스트가 가능해진다. 더구나, 제품 개발시에 신호선 상에서의 신호 진폭의 측정이나 파형 관찰을 행할 필요가 생겼을 때, 한쪽으로부터 리드를 인출한 구조의 경우에는 반대측으로부터 프로브를 접촉시킴으로써 이들의 측정이나 관찰을 용이하게 행할 수 있다.
도5는 상기 도1에 도시한 반도체 장치에서의 보호 회로(입력 보호 회로, 출력 보호 회로 및 입출력 보호 회로 등)의 패턴 레이아웃 예를 도시하고 있다. 각 패드(12-1)간의 공간 영역 및 각 패드(12-2)간의 공간 영역의 칩(11)내에 각각 보호 회로(15-1, 15-2)를 설치하고 있다. 이들 보호 회로(15-1, 15-2) 는 서지 전압등으로부터 내부 회로를 보호하는 것으로 웰 영역 등의 깊은 확산층 내에 설치되어 있다. 도19에 도시한 레이아웃에서는 보호 회로(15-1, 15-2)간의 최단 거리가 상하방향의 거리 A인 반면, 도5의 패드 및 보호 회로의 레이아웃에서는 보호 회로(15-1, 15-2)간의 거리가 경사 방향의 거리 B로 되기 때문에 패드 영역을 넓히지 않고 보호 회로(15-1, 15-2)간의 거리를 벌릴 수 있다. 이에 따라, 서지 전압이 인가되었을 때의 보호 회로(15-1, 15-2)간의 펀치 스루 내압을 확보할 수 있다.
도6은 상기 도1에 도시한 반도체 장치에서의 보호 회로로부터 내부 회로로의 배선의 도출예를 도시하고 있다. 1열째의 패드(12-1) 간의 영역에 2열째의 패드(12-2)에 접속한 보호 회로(15-2)를 설치하고, 2열째의 패드(12-2)간의 영역에 1열째의 패드(12-1)에 접속한 보호 회로(15-1)를 설치하고 있다. 그리고, 각 보호 회로(15-1, 15-2)로부터 상하 방향(패드열과 직교하는 방향)의 어느 한쪽에 내부 회로로의 배선(16-1a, 16-1b, 16-2a, 16-2b)을 선택적으로 형성한다. 도20에 도시한 보호 회로 및 배선의 도출예에서는 배선(16-1, 16-2)을 화살표로 도시한 한 쪽에서 인출 할 수 밖에없지만, 도시한 바와 같이 2열의 패드(12-1, 12-2)를 1/2피치씩 어긋나게하여 배치하고, 또 이들 패드(12-1, 12-2) 간의 공간 영역에 보호 회로 (15-1, 15-2)를 배치하면, 배선(16-1a또는 16-1b, 16-2a 또는 16-2b)에 의해 상하 방향으로 자유롭게 도출할 수 있다. 이에 따라, 배선(16-1, 16-2)을 패드열을 우회시켜서 공간 영역을 통해 반대측으로 유도하거나 패드간의 피치를 넓혀서 배선을 통과시킬 필요가 없고, 패드의 협피치화에 대한 제한의 완화, 배선 길이의 단축이나 이에 따른 배선 저항의 감소, 내부 회로의 패턴 레이아웃에 대한 제한의 완화 등을 꾀할 수 있다.
도7은 상기 도1에 도시한 반도체 장치에서의 보호 회로 및 전원선의 패턴 레이아웃 예를 도시하고 있다. 도21에 도시한 배치에서는 2열의 패드 양측에 주전원선을 배치하고, 또 이 주전원선으로부터 가지형으로 분기한 전원선을 설치하여 각 보호 회로에 접속할 필요가 있었지만, 패드를 다른 열간에서 어긋나게 함으로써 상술한 바와 같이 보호 회로나 이 보호 회로로부터 내부 회로로의 배선의 배치나 방향의 자유도를 높일 뿐만 아니라 보호 회로에 접속되는 전원선(17-1, 17-2)의 레이아웃을 간이화하는 것도 가능해져서 패드 영역의 점유 면적의 축소에 기여한다.
도8은 본 발명의 제2실시예에 관한 반도체 장치를 도시한 것으로, LOC로 와이어 본딩을 행한 상태를 도시하고 있다. 이 실시예에서는 3열의 패드(12-1, 12-2, 12-3)를 설치하고 있으며, 1열째의 패드(12-1)와 2열째의 패드(12-2)를 1/2 피치씩 어긋나게하여 배치하고 2열째의 패드(12-2)와 3열째의 패드(12-3)를 1/2 피치씩 어긋나게하여 배치하고 있다.
상기 구성은 칩사이즈가 작고 각 열의 가로 방향의 길이를 짧게 하고 싶은 경우에 적합한 것으로 필요에 따라 4열 이상 설치하여도 된다. 도18과 비교하면 명백한 바와 같이 각 리드(13)와 패드(12-1내지 12-3)를 본딩 와이어(14)룰 통해 높은 자유도로 선택적으로 접속할 수 있으며 또 와이어 본딩을 용이화할 수 있다. 이 제2 실시예의 패드 레이아웃에서는 한 방향으로부터 패드로의 본딩이 어려워서 이에 관한 일부의 효과는 얻어지지 않지만, 그 외에는 상기 제1실시예와 실질적으로 동일한 작용 효과가 얻어진다. 또, 도8에서 리드(13)에 접속되지 않는 패드는 예를 들면 테스트용의 모니터 패드 등 와이어 본딩을 필요로 하지 않는 패드에 이용하면 된다.
도9는 본 발명의 제3실시예에 관한 반도체 장치를 도시한 것으로, LOC로 와이어 본딩을 행한 상태를 도시하고 있다. 이 제3실시예에서는 상기 제2실시예와 같이 3열의 패드를 설치하고 있지만, 1열째의 패드(12-1)와 2열째의 패드(12-2)를 1/3 피치씩 어긋나게 하여 배치하고, 2열째의 패드(12-2)와 3열째의 패드(12-3)를 1/3 피치씩 어긋나게 하여 배치하고 있다.
이러한 구성에 따르면, 상기 제2실시예와 동일한 작용 효과가 얻어진다. 또한, 이 제3실시예에 의한 패드 레이아웃에서느 리드의 진입 방향으로부터 보면 각 열의 패드(12-1 내지 12-3)가 중복되지 않기 때문에 3열의 패드를 설치하여도 도10에 도시한 바와 같이 한 방향으로부터 패드로의 본딩이 가능하게 된다. 따라서, 와이어 본딩의 자유도나 패키지에 대한 자유도를 높일 수 있어서 웨이퍼 상태에서의 칩으로의 프로빙시 복수 칩의 동시 테스트나 칩의 내부 파형 관찰 등이 가능해진다.
도11은 본 발명의 제4실시예에 관한 반도체장치를 도시한 것으로, LOC로 와이어 본딩한 상태를 도시하고 있다. 이 구성은 반도체 칩의 4변으로부터 리드를 진입시킬 때의 패드 레이아웃으로, QFP(Quad Flat package), QFJ(Quad Flat J-leaded Package) 및 QFI(Quad Flat I-leaded Package) 등에 적합한 것이다. 패드는 7열로 배치되고, 각 열의 패드(12-1 내지 12-7)의 수가 달라서 중심부에서 주변으로 방사형으로 배치되어 있다. 도11에 도시한 바와 같이 패드를 복수열화하고 또 서로 어긋나게하여 배치함으로써 2변 이상으로부터의 리드 진입에 대해서도 원활하게 와이어 본딩을 행할 수 있다, 더구나, 리드(13)의 선단 위치를 패드 레이아웃에 따라 서서히 후퇴(리드(13)의 칩(11)상으로의 진입 칩단으로부터 종단 위치까지의 거리를 칩단과 평행한 방향으로 순차 증감)시킴으로써 패드(12-1 내지 12-7)와 리드(13)의 선단부간의 거리를 짧게 할 수 있게 되어 본딩 와이어(14)끼리의 단락이나 본딩 와이어(14)와 리드(13)의 간섭을 막을 수 있다.
도12는 본 발명의 제5실시예에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시하고 있다. 상술한 제1 내지 제4실시예에서는 복수열의 패드를 어긋나게 하여 배치한 반면, 이 제5실시예에서는 2행의 패드를 평행하게 배치하고 리드를 구부려서(선단 위치를 어긋나게 하여)배치하고 있다. 즉, 한쌍의 리드(13-1, 13-2)에서 행방향을 따라 2개의 패드(12)를 사이에 두도록 배치하고, 패드(12, 12)와 대응하는 리드(13-1, 13-2)를 각각 본딩 와이어(14)를 통해 접속하고 있다. 상기 패드(12, 12)와 리드(13-1, 13-2)의 레이아웃이 칩(11)의 행방향광 열방향에 대하여 각각 선대칭으로 배치된다.
이러한 구성으로는 제1 내지 제4실시예와 같은 다른 패드열 간에 패드(12)를 어긋나게 함에 따른 일부의 효과는 얻어지지 않지만, 내부 회로에 의해 패드 레이아웃에 제한이 있는 경우(패드의 위치가 고정되어 있는 경우)에는 리드(13-2)를 구부려서(선단 위치를 어긋나게 하여) 패드를 복수열로 분할함에 따른 여러가지 문제에 대처할 수 있다.
도13은 본 발명의 제6실시예에 관해서 설명하기 위한 것으로, LOC로 와이어 본딩을 행한 상태를 도시하고 있다. 이 제6실시예에서는 제5실시예와 같이 2행의 패드를 평행하게 배치하고 리드의 선단 위치를 어긋나게 하여 배치하고 있다. 즉, 3개의 리드(13-1 내지 13-3)에서 행방향을 따르는 3개의 패드(12)를 사이에 두도록 배치하고, 대응하는 패드와 리드의 단부를 와이어 본딩하고 있다. 상기 각 패드(12)와 각 리드(13-1 내지 13-3)의 레이아웃이 칩(11)의 행방향과 열방향에 대하여 각각 선대칭으로 배치된다.
이러한 구성으로도 상기 제5실시예와 동일한 효과가 얻어지는 것은 물론이다. 또한, 도13에 도시한 패드 레이아웃 및 리드 레이아웃에서 제4실시예와 마찬가지로 필요에 따라 리드의 선단 위치를 바꾸어도 된다.
또, 본 발명은 상술한 제1 내지 제6실시예에 한정되는 것이 아니라 요지를 이탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다. 예를 들면, 패드는 칩의 중앙부에 한하지 않고 주변부에 배치(칩의 1변, 2변, 3변 및 4변 중 어느 하나를 따라)하여도 된다. 또한, 패드 레이아웃이 국소적으로 잘게 절단되거나 단수열로 되어도 실질적인 작용 효과는 변하지 않는다.
또, 본 발병의 특허 청구의 범위에 병기한 각 구성 요소의 참조 부호는 본 발명의 이해를 용이하게 하기 위한 것으로 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도는 아니다.
이상 설명한 바와 같이 본 발명에 따르면, 와이어 본딩, 보호 회로, 배선의 감기, 및 테스트시의 여러가지 문제를 방지하면서 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 충분히 대응할 수 있는 패드 레이아웃을 구비한 반도체 장치가 얻어진다.
또한, 내부 회로에 의해 패드 레이아웃이 제한되어 있는 경우에도 칩 사이즈의 축소나 패키지의 다핀화 및 협피치화 등에 충분히 대응할 수 있는 리드 레이아웃을 구비한 반도체 장치가 얻어진다.

Claims (23)

  1. (2회 정정) 반도체 장치에 있어서, 반도체 칩; 상기 반도체 칩 내에 형성된 회로; 실질적으로 동일한 크기를 갖고 상기 반도체 칩 상에서 서로 이격되어 제공되면, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제1패드그룹; 상기 제1패드 그룹내의 패드들과 실질적으로 동일한 크기를 갖고 상기 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제2패드 그룹 - 상기 제2패드 그룹의 패드들은 패드들이 서로 이격되어 있는 방향으로 상기 제1패드 그룹의 패드들의 피치의 절반만큼 상기 제1패드 그룹의 패드들로부터 떨어져 있고, 상기 제2패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제1패드 그룹의 정렬선으로부터 이격되어 있음 -; 각각 중심선이 상기 제1패드 그룹의 대응하는 패드의 중심과 실질적으로 정렬되어 있는 리드부를 갖는 리드들을 포함하는 제1리드 그룹; 각각 중심선이 상기 제1패드 그룹의 대응하는 패드의 중심과 실질적으로 정렬되어 있는 리드부를 갖는 리드들을 포함하는 제2리드 그룹; 상기 제1 및 제2리드 그룹의 리드들의 상기 리드부를 상기 제1 및 제2패드 그룹의 패드들에 전기적으로 접속하는 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 장치.
  2. (2회 정정) 제1항에 있어서, 상기 각 패드간의 공간 영역의 상기 반도체 칩 내에 설치되는 보호 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. (2회 정정) 제2항에 있어서, 상기 패드의 열과 직교하는 상반되는 방향의 한쪽에 선택적으로 도출되는 상기 보호 회로로부터 상기 내부 회로로의 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. (2회 정정) 제2항에 있어서, 상기 패드의 열 사이의 영역에 상기 패드의 열방향을 따라 직선적으로 연장 설치되며 상기 보호 회로에 전원을 공급하는 한쌍의 전원선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. (2회 정정) 제3항에 있어서, 상기 패드의 열 사이의 영역에 상기 패드의 열방향을 따라 직선적으로 연장 설치되며 상기 보호 회로에 전원을 공급하는 한쌍의 전원선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서, 상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 하는 반도체 장치.
  9. 제4항에 있어서, 상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서, 상기 패드는 인접하는 각 패드간의 거리가 같은 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서, 반도체 칩(11); 상기 반도체 칩 내에 형성된 내부 회로; 상기 반도체 칩 상에 복수행 형성되며 상기 내부 회로와 전기적으로 접속되는 전극 인출용의 패드(12-1, 12-2); 및 상기 반도체 칩 상에 적어도 1변으로부터 진입하여 배치되며 상기 각 패드에 본딩 와이어를 통해 각각 접속되는 리드(13)를 포함하며, 상기 리드는 복수의 패드를 사이에 두도록 상기 반도체 칩 상에서 구부러진 리드 쌍을 포함하고, 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩 내에서 다른것을 특징으로 하는 반도체 장치.
  12. (2회 정정) 제1항에 있어서, 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩 내에서 다른 것을 특징으로 하는 반도체 장치.
  13. (2회 정정) 제1항에 있어서, 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩단과 평행한 방향으로 순차 증감하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩단과 평행한 방향으로 순차 증감하는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 리드의 상기 반도체 칩 상으로의 진입 칩단으로부터 종단 위치까지의 거리가 칩단과 평행한 방향으로 순차 증감하는 것을 특징으로 하는 반도체 장치.
  16. 반도체 장치에 있어서, 반도체 칩; 상기 반도체 칩 내에 형성된 회로; 실질적으로 동일한 크기를 갖고 상기 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제1패드 그룹; 상기 제1패드 그룹내의 패드들과 실질적으로 동일한 크기를 갖고 상기 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제2패드 그룹 - 상기 제2패드 그룹의 패드들은 패드들이 서로 이격되어 있는 방향으로 상기 제1패드 그룹의 패드들의 피치의 절반만큼 상기 제1패드 그룹의 패드들로부터 떨어져 있고, 상기 제2패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제1패드 그룹의 정렬선으로부터 이격되어 있음 -; 각각이 상기 제1 및 제2패드 그룹의 패드들 중 하나에 대응하여 제공된 리드부를 갖는 리드들을 포함하는 리드 그룹 - 상기 리드 그룹의 상기 리드들은 각각 실질적으로 동일한 방향으로 상기 제1 및 제2패드 그룹에서 떨어져 연장된 -; 상기 리드 그룹의 리드들의 상기 리드부를 상기 제1 및 제2패드 그룹의 패드들에 전기적으로 접속하는 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 장치.
  17. (정정) 반도체 장치에 있어서, 반도체 칩; 상기 반도체 칩 내에 형성된 회로; 상기 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제1패드 그룹; 상기 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제2패드 그룹 - 상기 제2패드 그룹의 패드들은 패드들이 서로 이격되어 있는 방향으로 상기 제1패드 그룹의 패드들의 피치의 절반만큼 상기 제1패드 그룹의 패드들로부터 떨어져 있고, 상기 제2패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제1패드 그룹의 정렬선으로부터 이격되어 있음 -; 반도체 칩 상에서 서로 이격되어 제공되며, 상기 반도체 칩의 중앙부에 배열되어 상기 회로에 전기적으로 접속되는 패드들을 포함하는 제3패드 그룹 - 상기 제3패드 그룹의 패드들은 패드들이 서로 이격되어 있는 방향으로 상기 제1패드 그룹의 패드들의 피치의 절반만큼 상기 제2패드 그룹의 패드들로부터 떨어져 있고, 상기 제3패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제2패드 그룹의 정렬선으로부터 이격되어 있음 -; 각각이 상기 제1, 제2 및 제3패드 그룹의 패드들이 이격되어 있는 방향에 수직인 방향으로 연장되는 리드부를 갖는 리드들을 포함하는 제1리드 그룹; 각각이 상기 제1리드 그룹의 상기 리드들의 상기 리드부를 향하여 연장되는 리드부를 갖는 리드들을 포함하는 제2리드 그룹; 및 상기 제1 및 제2리드 그룹의 상기 리드들의 상기 리드부를 상기 제1, 제2 및 제3패드 그룹의 패드들에 전기적으로 접속하는 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치에 있어서, 4변을 갖는 반도체 칩; 상기 반도체 칩 내에 형성된 회로; 상기 반도체 칩의 중앙부 상에 복수의 행으로 배열되고 상기 회로에 전기적으로 접속되는 패드들 - 인접하는 행의 상기 패드들은 서로 떨어져 있음 -; 상기 패드들 사이의 공간에 형성된 보호 회로; 상기 반도체 칩 상에 제공되며 상기 4변 중 적어도 3변으로부터 반도체 칩상으로 진입하는 리드들; 및 상기 리드들을 상기 패드들에 전기적으로 접속하는 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 반도체 장치에 있어서, 반도체 칩; 상기 반도체 칩 내에 형성된 회로; 상기 회로에 전기적으로 접속되고 상기 반도체 칩의 중앙부 상의 복수의 행으로 배열된 패드들; 적어도 1변이 상기 반도체 칩 상에 제공되고 본딩 와이어를 통해 각각의 패드들에 접속되는 리드들 - 상기 행들 중 하나에 배열된 상기 패드들 중 적어도 2개는 상기 행들의 방향과 상기 반도체 칩의 동일 변에 배열된 상기 리드들 중 인접하는 2개의 리드 사이에 개재되어 있음 -; 및 상기 패드들을 리드들에 전기적으로 접속하는 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 반도체 장치에 있어서, 반도체 칩의 중앙부에 선형으로 배열되어 있는 복수의 패드들을 포함하는 제1패드 그룹; 상기 반도체 칩의 중앙부에 선형으로 패열된 복수의 패드들을 포함하는 제2패드 그룹 - 상기 제2패드 그룹의 패드들은 패드들이 서로 이격되어 있는 방향으로 인접하는 상기 제1패드 그룹의 패드들로부터 상기 제1패드 그룹의 패드들의 피치의 절반만큼 떨어져 있고, 상기 제2패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제1패드 그룹의 정렬선으로부터 이격되어 있음 -; 상기 제1패드 그룹의 패드들 사이의 공간에 형성된 제1보호 회로; 상기 제2패드 그룹의 패드들 사이의 공간에 형성된 제2보호 회로; 상기 제1 및 제2패드 그룹이 선형으로 정렬되어 있는 방향에 실질적 평행한 방향으로 연장되도록 배열된 제1 및 제2버스선 그룹 - 상기 제1 및 제2패드 그룹은 상기 제1 및 제2그룹 사이에 배치되어 있음 -; 상기 제1 및 제2패드 그룹 사이의 영역내에 배열되며, 상기 제1 및 제2패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제1전원선; 상기 제1버스선 그룹과 상기 제1패드 그룹 사이의 영역내에 배열되며, 상기 제1패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제2전원선; 및 상기 제2버스선 그룹과 상기 제2패드 그룹 사이의 영역내에 배열되며, 상기 제2패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제3전원선을 포함하며, 상기 제1 및 제2전원선으로부터 상기 제1보호 회로에 전원 전압이 공급되며, 상기 제1패드 그룹에 입력된 신호가 상기 제1보호 회로를 통해 상기 제1버스선 그룹내의 버스선에 선택적으로 공급되고, 상기 제1 및 제3전원선으로부터 상기 제2보호 회로에 전원 전압이 공급되며, 상기 제2패드 그룹에 입력된 신호가 상기 제2보호 회로를 통해 상기 제2버스선 그룹내의 버스선에 선택적으로 공급되는 것을 특징으로 하는 반도체 장치.
  21. 반도체 장치에 있어서, 반도체 칩의 중앙부에 선형으로 배열되는 제1패드 그룹; 패드들이 서로 이격되어 있는 방향으로 상기 제1패드 그룹의 패드들의 피치의 절반만큼 상기 제1패드 그룹의 패드들로부터 떨어져 있는 패드들을 갖는 제2패드 그룹 - 상기 제2패드 그룹의 정렬선은 상기 피치보다 짧은 거리만큼 상기 제1패드 그룹의 정렬선으로부터 이격되어 있음 -; 상기 제1패드 그룹의 패드들 사이의 공간에 형성된 제1보호 회로들; 상기 제2패드 그룹의 패드들 사이의 공간에 형성된 제2보호 회로들; 상기 제1 및 제2패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되도록 배열된 제1 및 제2버스선 그룹 - 상기 제1 및 제2패드 그룹은 상기 제1 및 제2그룹 사이에 배치되어 있음 -; 상기 제1 및 제2패드 그룹 사이의 영역내에 배열되며, 상기 제1 및 제2패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제1전원선; 상기 제1버스선 그룹과 상기 제1패드 그룹 사이의 영역내에 배열되며, 상기 제1패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제2전원선; 및 상기 제2버스선 그룹과 상기 제2패드 그룹 사이의 영역내에 배열되며, 상기 제2패드 그룹이 선형으로 배열되어 있는 방향에 실질적으로 평행한 방향으로 연장되는 제3전원선을 포함하며, 상기 제1 및 제2전원선으로부터 상기 제1보호 회로로 전원 전압이 공급되며, 상기 제1패드 그룹에 입력된 신호가 상기 제1보호 회로에 공급되어 상기 제1버스선 그룹내의 버스선에 선택적으로 공급되고, 상기 제1 및 제3전원선으로부터 상기 제2보호 회로에 전원 전압이 공급되며, 상기 제2패드 그룹에 입력된 신호가 상기 제2보호 회로에 공급되어 상기 제2버스선 그룹내의 버스선에 선택적으로 공급되는 것을 특징으로 하는 반도체 장치.
  22. 반도체 장치에 있어서, 반도체 칩 상에 형성된 회로; 및 상기 회로에 인접하는 상기 반도체 칩의 중앙부에 형성되며 미리 설정된 피치만큼 서로 이격되어 있는 패드들의 제1및 제2행들을 포함하며, 상기 제2행의 패드들은 상기 제1행의 패드들로부터 행 방향으로 떨어져 있고, 상기 제1 및 제2행들은 상기 미리 설정된 피치보다 짧은 거리만큼 서로 이격되어 있는 것을 특징으로 하는 반도체 장치.
  23. 반도체 장치에 있어서, 반도체 칩 상에 형성된 공간 이격된 제1 및 제2회로; 및 상기 제1 및 제2회로들 사이의 공간내의 상기 반도체 칩의 중앙부에 형성되며 미리 설정된 피치만큼 서로 이격되어 있는 패드들의 제1 및 제2행들을 포함하며, 상기 제2행의 패드들은 상기 제1행의 패드들로부터 행 방향으로 떨어져 있고, 상기 제1 및 제2행들은 상기 미리 설정된 피치보다 짧은 거리만큼 서로 이격되어 있는 것을 특징으로 하는 반도체 장치.
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