JP2007335576A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007335576A
JP2007335576A JP2006164705A JP2006164705A JP2007335576A JP 2007335576 A JP2007335576 A JP 2007335576A JP 2006164705 A JP2006164705 A JP 2006164705A JP 2006164705 A JP2006164705 A JP 2006164705A JP 2007335576 A JP2007335576 A JP 2007335576A
Authority
JP
Japan
Prior art keywords
bonding
probe
semiconductor chip
pad
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006164705A
Other languages
English (en)
Inventor
Tomohiko Imada
知彦 今田
Yukinori Uchino
幸則 内野
Noboru Asaoka
昇 浅岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006164705A priority Critical patent/JP2007335576A/ja
Publication of JP2007335576A publication Critical patent/JP2007335576A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 ワイヤボンディング処理が容易であり、プローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトを有する半導体装置を提供する。
【解決手段】 半導体装置は、半導体集積回路が形成された半導体チップ１と、半導体チップ１に配列され、ボンデングワイヤがボンディングされるボンディング領域５及びプローブ針を立てる領域であるプローブ接触領域６を有する複数のパッド４とを備えている。ボンディング領域５とプローブ接触領域６とはそれぞれ重ならないように構成され、隣接するパッドのボンディング領域５は、直線状に並び、プローブ接触領域６は、千鳥状に配列されている。ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。
【選択図】図２

Description

本発明は、半導体チップの端子であるパッドのレイアウトに関するものである。
半導体装置の小型化、高密度化は進められている。これに伴い半導体チップ上のパッド間配列も狭くなってきている。半導体チップ上のパッド配列の狭パッドピッチ化に伴い、パッド開口幅も縮小化している。また、ボンディングボール潰れ径が小さくなることによるボンディング強度の悪化を防ぐため、プローブ痕とボンディング位置が重ならないように、ボンディングワイヤをボンディングするボンディング領域及びプローブ針立てを行うプローブ接触領域の位置分けを行うことが一般化している。
従来のパッドレイアウトでは、ボンディング領域及びプローブ接触領域を有するパッドを所定の間隔で直線上に配列していた。その後、半導体装置の小型化、高密度化の要請によるパッド間配列を狭くする必要から、パッド間隔を狭め更にパッドを千鳥状に配列している。パッド配列を千鳥状に行う配置は、所定の位置に信号用のパッドは配置できないとか電源用のパッドは配置できないなどというアサインに制約が生じる、パッド位置が外側であるかもしくは内側であるかでボンディング時にワイヤループの高さをコントロールしなければならずボンディング操作が困難である、ワイヤループ高さのコントロールが必要な場合、薄型パッケージに用いることは困難である等の問題がある。
従来技術（特許文献１）では、ボンディングパッドと導体ワイヤとの間に十分な接続強度を与えるワイヤボンディング方法が開示されている。半導体チップ上の各ボンディングパッドは、ボンディング領域及びプローブ接触領域を備えており、ボンディングワイヤの一端はボンディング領域にボンディングされる。プローブ接触領域へのプローブ接触は、上記ボンディングに先立って行われる半導体チップ検査工程において、試験用プローブの先端を接触させるために用いられる。
特開２００１−３３８９５５号公報
本発明は、ワイヤボンディング処理が容易であり、プローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトを有する半導体装置を提供する。
本発明の半導体装置の一態様は、集積回路が形成された半導体チップと、前記半導体チップに配列され、ボンディングワイヤがボンディングされるボンディング領域及びプローブ針を立てる領域であるプローブ接触領域を有する複数のパッドとを備え、前記ボンディング領域とプローブ接触領域とはそれぞれ重ならないように構成されており、隣接する前記パッドのボンディング領域は、直線状に並び、前記プローブ接触領域は、千鳥状に配列されていることを特徴としている。
ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。
以下、実施例を参照して発明の実施の形態を説明する。
図１及び図２を参照して実施例１を説明する。
図１は、半導体チップに配列した複数のパッドの平面図、図２は、パッドが形成された半導体チップの平面図である。
図２に示すように、集積回路などが形成された半導体装置は、例えば、シリコンなどからなる半導体チップ１に形成される。半導体チップ１には、端子領域に配列された複数のパッド４、集積回路などの内部回路２、内部回路２とパッド４との間に接続された入出力回路（ＩＯ領域）３が形成されている。半導体チップ１の端子であるパッド４は、ボンディングワイヤ（図示しない）がボンディングされるボンディング領域５とプローブ針を立てる領域であるプローブ接触領域６とを有し、ボンディング領域５とプローブ接触領域６とはそれぞれ重ならないように構成されている。隣接するパッド４のボンディング領域５は、直線上に並び、プローブ接触領域６は、千鳥状に配列されている。プローブ接触領域６へのプローブ針接触は、ワイヤボンディングに先立って行われる半導体チップ検査工程において、試験用プローブの先端を接触させるために用いられる。
この実施例のパッドレイアウトは、前述した従来のパッドレイアウトよりパッドピッチが狭くなっている。そして、パッド４のプローブ接触領域６は、ボンディング領域５が直線状に配列されているのに対して、千鳥状に配列されている。
図１に示すように、例えば、パッドピッチを４０μｍ、隣接するプローブ接触領域の間隔を７０μｍ、プローブ針先端径を１０μｍとする。この場合、パッド４のプローブに必要な部分の縦方向の長さは７８μｍとなる。このプローブ接触領域６を含むプローブに必要な領域に、パッド４のボンディングに必要な部分の縦方向の長さ３５μｍを足すと１１３μｍとなる。この長さがパッド４の縦方向の長さになる。これら数字は一例であり、実際にはパッドピッチ、ボール潰れ径、プローブ針先端径、プローブ・ボンディングの位置制度等の条件により変わる。
この実施例では、ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。
図３を参照して実施例２を説明する。
図３は、パッドが形成された半導体チップの平面図である。
図３に示すように、集積回路などが形成された半導体装置は、例えば、シリコンなどからなる半導体チップ２１に形成される。半導体チップ２１には、端子領域に配列された複数のパッド２４、集積回路などの内部回路２２、内部回路２２とパッド２４との間に接続された入出力回路（ＩＯ領域）２３が形成されている。半導体チップ２１の端子であるパッド２４は、ボンディングワイヤ（図示しない）がボンディングされるボンディング領域２５とプローブ針を立てる領域であるプローブ接触領域２６とを有し、ボンディング領域２５とプローブ接触領域２６とはそれぞれ重ならないように構成されている。隣接するパッド２４のボンディング領域２５は、直線上に並び、プローブ接触領域２６は、千鳥状に配列されている。
実施例１では、半導体チップに形成される複数のパッドは、半導体チップ端部に近接して配置されるが、この実施例では、集積回路などの内部回路２２に接続された入出力回路２３が半導体チップ２１端部に近接して配置され、パッド２４は、入出力回路２３上に層間絶縁膜を介して形成されている。プローブ接触領域２６へのプローブ針接触は、ワイヤボンディングに先立って行われる半導体チップ検査工程において、試験用プローブの先端を接触させるために用いられる。
この実施例のパッドレイアウトは、前述した従来のパッドレイアウトよりパッドピッチが狭くなっている。そして、パッド２４のプローブ接触領域２６は、ボンディング領域２５が直線状に配列されているのに対して、千鳥状に配列されている。
この実施例では、ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。また、この実施例では、パッドが入出力回路上に形成されているので、半導体チップを小さくすることが可能になり、さらに、半導体チップのコーナー部はパッドの重なりを避けるためパッドの配置ができない領域となっているが、この実施例ではパッドの配置が出来ない領域を小さく出来る。
図４及び図５を参照して実施例３を説明する。
図４は、半導体チップに配列した複数のパッドの平面図、図５は、パッドが形成された半導体チップの平面図である。
図５に示すように、集積回路などが形成された半導体装置は、例えば、シリコンなどからなる半導体チップ３１に形成される。半導体チップ３１には、端子領域に配列された複数のパッド３４、集積回路などの内部回路３２、内部回路３２とパッド３４との間に接続された入出力回路（ＩＯ領域）３３が形成されている。半導体チップ３１の端子であるパッド３４は、ボンディングワイヤ（図示しない）がボンディングされるボンディング領域３５とプローブ針を立てる領域であるプローブ接触領域３６とを有し、ボンディング領域３５とプローブ接触領域３６とはそれぞれ重ならないように構成されている。隣接するパッド３４のボンディング領域３５は、直線上に並び、プローブ接触領域３６は、千鳥状に配列されている。プローブ接触領域３６へのプローブ針接触は、ワイヤボンディングに先立って行われる半導体チップ検査工程において、試験用プローブの先端を接触させるために用いられる。
この実施例のパッドレイアウトは、パッド長さが実施例１のパッドの縦方向の長さより短くなっているのが特徴である。そして、パッド３４のプローブ接触領域３６は、ボンディング領域３５が直線状に配列されているのに対して、千鳥状に配列されている。さらに、ボンディング領域３５をパッド３４の中心にしてインラインで並べ、プローブ針を立てる領域であるプローブ接触領域は、ボンディング領域の外側（ダイシングライン側）と内側（チップ中心側）に交互に利用できるようにパッド３４を構成する。
図４に示すように、例えば、パッドピッチを４０μｍ、隣接するプローブ接触領域の間隔を７０μｍ、プローブ針先端径を１０μｍとする。この場合、パッド４のプローブに必要な部分の縦方向の長さは７８μｍとなる。このプローブに必要な部分の縦方向の長さがパッド３４の縦方向の長さになる。したがって、実施例１のパッドと比べボンディングパッドの面積分を小さくすることができる。これら数字は一例であり、実際にはパッドピッチ、ボール潰れ径プローブ針先端径、プローブ・ボンディングの位置制度等の条件により変わる。
この実施例では、ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。
図６を参照して実施例４を説明する。
図６は、パッドが形成された半導体チップの平面図である。
図６に示すように、集積回路などが形成された半導体装置は、例えば、シリコンなどからなる半導体チップ４１に形成される。半導体チップ４１には、端子領域に配列された複数のパッド４４、集積回路などの内部回路４２、内部回路４２とパッド４４との間に接続された入出力回路（ＩＯ領域）４３が形成されている。半導体チップ４１の端子であるパッド４４は、ボンディングワイヤ（図示しない）がボンディングされるボンディング領域４５とプローブ針を立てる領域であるプローブ接触領域４６とを有し、ボンディング領域４５とプローブ接触領域４６とはそれぞれ重ならないように構成されている。隣接するパッド４４のボンディング領域４５は、直線上に並び、プローブ接触領域４６は、千鳥状に配列されている。
実施例１では、半導体チップに形成される複数のパッドは、半導体チップ端部に近接して配置されるが、この実施例では、集積回路などの内部回路４２に接続された入出力回路４３が半導体チップ４１端部に近接して配置され、パッド４４は、入出力回路４３上に層間絶縁膜を介して形成されている。プローブ接触領域４６へのプローブ針接触は、ワイヤボンディングに先立って行われる半導体チップ検査工程において、試験用プローブの先端を接触させるために用いられる。
この実施例のパッドレイアウトは、パッド長さが実施例１のパッドの縦方向の長さより短くなっているのが特徴である。そして、パッド４４のプローブ接触領域４６は、ボンディング領域４５が直線状に配列されているのに対して、千鳥状に配列されている。さらに、ボンディング領域４５をパッド４４の中心にしてインラインで並べ、プローブ針を立てる領域であるプローブ接触領域は、ボンディング領域の外側（ダイシングライン側）と内側（チップ中心側）に交互に利用できるようにパッド４４を構成する。
この実施例では、ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。
この実施例では、ワイヤボンディングが容易に行うことができ、半導体チップ検査工程におけるプローブ針立てが行われるプローブ接触領域の狭ピッチ化が可能なパッドレイアウトが得られる。また、この実施例では、パッドが入出力回路上に形成されているので、半導体チップを小さくすることが可能になり、さらに半導体チップのコーナー部はパッドの重なりを避けるためパッドの配置ができない領域となっているが、この実施例ではパッドの配置が出来ない領域を小さく出来る。
本発明の一実施例である実施例１に係る半導体チップに配列した複数のパッドの平面図。 図１のパッドが形成された半導体チップの平面図。 本発明の一実施例である実施例２に係るパッドが形成された半導体チップの平面図。 本発明の一実施例である実施例３に係る半導体チップに配列した複数のパッドの平面図。 図４のパッドが形成された半導体チップの平面図。 本発明の一実施例である実施例４に係るパッドが形成された半導体チップの平面図。
符号の説明
１、２１、３１、４１・・・半導体チップ
２、２２、３２、４２・・・内部回路
３、２３、３３、４３・・・入出力回路（ＩＯ領域）
４、２４、３４、４４・・・パッド
５、２５、３５、４５・・・ボンディング領域
６、２６、３６、４６・・・プローブ接触領域

Claims (3)

  1. 集積回路が形成された半導体チップと、
    前記半導体チップに配列され、ボンデングワイヤがボンディングされるボンディング領域及びプローブ針を立てる領域であるプローブ接触領域を有する複数のパッドとを備え、
    前記ボンディング領域とプローブ接触領域とはそれぞれ重ならないように構成されており、隣接する前記パッドのボンディング領域は、直線状に並び、前記プローブ接触領域は、千鳥状に配列されていることを特徴とする半導体装置。
  2. 隣接する前記パッドのボンディング領域を結んだ直線と前記プローブ接触領域を結んだ直線とは交差するような位置関係にあることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体集積回路は、入出力回路を介して前記複数のパッドに電気的に接続されており、前記複数のパッドが形成された領域は、層間絶縁膜を介して前記入出力回路上に形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
JP2006164705A 2006-06-14 2006-06-14 半導体装置 Pending JP2007335576A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006164705A JP2007335576A (ja) 2006-06-14 2006-06-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006164705A JP2007335576A (ja) 2006-06-14 2006-06-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2007335576A true JP2007335576A (ja) 2007-12-27

Family

ID=38934768

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006164705A Pending JP2007335576A (ja) 2006-06-14 2006-06-14 半導体装置

Country Status (1)

Country Link
JP (1) JP2007335576A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009097505A2 (en) * 2008-01-30 2009-08-06 Texas Instruments Incorporated Method of forming a probe pad layout/design, and related device
JP2009267302A (ja) * 2008-04-30 2009-11-12 Nec Electronics Corp 半導体装置及び検査方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009097505A2 (en) * 2008-01-30 2009-08-06 Texas Instruments Incorporated Method of forming a probe pad layout/design, and related device
WO2009097505A3 (en) * 2008-01-30 2009-10-29 Texas Instruments Incorporated Method of forming a probe pad layout/design, and related device
JP2009267302A (ja) * 2008-04-30 2009-11-12 Nec Electronics Corp 半導体装置及び検査方法
US8264090B2 (en) 2008-04-30 2012-09-11 Renesas Electronics Corporation Semiconductor device including offset bonding pad and inspection method therefor
US8334201B2 (en) 2008-04-30 2012-12-18 Renesas Electronics Corporation Semiconductor device and inspection method therefor

Similar Documents

Publication Publication Date Title
JP3516608B2 (ja) 半導体装置
TW201312635A (zh) 半導體裝置
TW200841441A (en) Bond pad for semiconductor device
JP5049573B2 (ja) 半導体装置
JP5148825B2 (ja) 半導体装置および半導体装置の製造方法
CN1568543B (zh) 半导体元件
JP2006237607A (ja) 半導体装置でのパッド配置及びそのパッド構造
JP2010206027A (ja) Ｔｃｐ型半導体装置
JP2007335576A (ja) 半導体装置
JP2007103792A (ja) 半導体装置
JP2008103725A (ja) 可撓性フィルム、並びにこれを用いた半導体パッケージ及び製造方法
JP2010087403A (ja) 半導体装置
JP2007300000A (ja) バンプ構造およびその形成方法、ならびにそれを用いた半導体装置
JP4175343B2 (ja) 半導体ペレット及び半導体装置
JP2008177424A (ja) 半導体装置
US10050011B2 (en) Method of manufacturing semiconductor device
JP2004363224A (ja) 半導体チップの接続構造
US11616033B2 (en) Semiconductor device
JP2009076808A (ja) 半導体装置
US8193530B2 (en) Semiconductor device having pairs of pads
JP2007281011A (ja) アナログ・デジタル混載半導体装置
JP3706379B2 (ja) 半導体ペレット
JP4523425B2 (ja) 半導体素子搭載用基板
JP3887620B2 (ja) 半導体素子及び半導体装置
JP4767556B2 (ja) 半導体装置