JP2006237607A - 半導体装置でのパッド配置及びそのパッド構造 - Google Patents

半導体装置でのパッド配置及びそのパッド構造 Download PDF

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Abstract

【課題】半導体装置でのパッド配置構造及びそのパッド配置方法を提供することにある。
【解決手段】半導体装置の動作テストまたはワイヤボンディングに使用するために半導体装置上に形成されるパッドの配置構造において、半導体装置上でワイヤボンディングされる１つ以上のパッドのサイズに比べワイヤボンディングされない１つ以上のパッドのサイズが小さいように形成されることを特徴とする。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、詳しくは、半導体装置でのパッド配置構造及びパッド配置方法に関する。
通常、半導体メモリ装置などのような半導体装置には半導体メモリ装置と半導体メモリ装置の外部との電気的接続を可能にするためにパッドが具備される。パッドを介しコマンド入力、データリード、及びデータライト動作に関連する信号が半導体メモリ装置の内部に入力されるか、または半導体メモリ装置の外部に出力される。
最近、半導体メモリ装置の製造技術はデザインルールの減少に伴って高集積化の趨勢にある。このような高集積化は半導体メモリ装置の大きさを減少させて半導体ウェハで生産されるネットダイの数を増加させることにより、原価を節減させる。
しかし、例えば、半導体メモリ装置内に搭載される素子の集積度が２倍に増加しても、パッドの個数は１個だけ増加するかまたは１個さえも増加されない。反対に、集積度が半分に減少する場合を考慮すると、前記パッドの個数は１個だけ減少されるか、または１個さえも減少されない。したがって、高集積メモリなどにおいてはパッドの占有する面積が大きな問題にならないが、高集積メモリと比較するとき、集積度の低い低集積メモリにおいてはパッドの占有する面積が相当に大きな問題になる。なぜならば、半導体素子の製造工程が進歩してチップサイズは継続して減少したが、パッドの大きさはあまり減少していないからである。即ち、チップの全体サイズが減少しても、パッドを用いるボンディング装置またはテスト装置などに対する再投資問題のため、パッドの大きさを減少させることはできなかった。
図７は従来のパッドを備えた半導体メモリ装置を示す概略図である。
図７を参照すると、メモリセルアレイ１５、メモリセルアレイ１５の周辺領域中のパッド領域に形成されたパッドグループ１１，１２，１３，１４を有する半導体メモリ装置が図示される。
メモリセルアレイ１５はビットラインとワードラインとが直交する形態に配置され、ビットラインとワードラインとの交差点に単位メモリセルがマトリックス形態に形成される。
パッドグループ１３はパッドＰＤ１，ＰＤ２，ＰＤ３，．．．，ＰＤｎ−２，ＰＤｎ−１，ＰＤｎを含む。パッドグループ１４はパッドＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ１４，．．．，ＰＤｍ−２，ＰＤｍ−１，ＰＤｍを含む。パッドＰＤ１，ＰＤ２，ＰＤ３，．．．，ＰＤｎ−２，ＰＤｎ−１，ＰＤｎは半導体メモリ装置１０と半導体メモリ装置１０の外部との電気的接続を可能にする。
詳しくは、パッドＰＤ１，ＰＤ２，ＰＤ３，．．．ＰＤｎ−２，ＰＤｎ−１，ＰＤｎ，ＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ１４，．．．，ＰＤｍ−２，ＰＤｍ−１，ＰＤｍは半導体メモリ装置１０のテスト及び外部とワイヤボンディングされるパッドと、半導体メモリ装置１０の動作テストには使用されワイヤボンディングには使用されないパッドと、ワイヤボンディングのみに使用されるパッドとに分類される。ここで、動作テストはプローブチップであって、パッドにコンタクトした後にテストのための装置でコマンド入力、データリード及びデータライトなどの動作に係る信号が半導体メモリ装置１０の内部に入力されるか、または半導体メモリ装置１０の外部に出力される過程により行われる。そして、ワイヤボンディングされるパッドにはパッケージ工程のときにパッケージ（例えば、プラスティックパッケージ）のプラスティック上のリードフレームが金属線（例えば、ゴールドワイヤ（gold wire）により互いに連結される。
そして、パッド領域に隣接した周辺領域には半導体メモリ装置の動作のための周辺回路素子（例えば、バッファ、遅延素子、ＭＯＳトランジスタなど）が形成される。
図８は図７でのパッドを拡大して示す概略図である。
図８を参照すると、パッドＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ１４とパッドピッチＰＡＤ＿ＰＩＴが図示される。
パッドは半導体メモリ装置の動作テスト及び外部とのワイヤボンディングに使用されるパッドと、半導体メモリ装置のワイヤボンディングに使用されないパッドとに区別される。例えば、パッドＰＤ１１はワイヤボンディングされるパッド、パッドＰＤ１２はワイヤボンディングされないパッド、パッドＰＤ１３はワイヤボンディングされるパッド、パッドＰＤ１４はワイヤボンディングされないパッドとすることができる。また、パッドＰＤ１１はワイヤボンディングされるパッド、パッドＰＤ１２はワイヤボンディングされるパッド、パッドＰＤ１３はワイヤボンディングされるパッド、パッドＰＤ１４はワイヤボンディングされないパッドとすることができる。ここで、ボンディングされるパッド及びボンディングされないパッドは両方の大きさが一定に形成される。即ち、パッド（ＰＤ１１，ＰＤ１２，．．．）はその大きさから見るときにボンディングされるパッドとボンディングされないパッドとに区別されない。
パッドピッチＰＡＤ＿ＰＩＴは隣接したパッド間の距離、即ち、１つのパッドが形成され得る幅のマージンを意味する。例えば、パッドＰＤ１１とパッドＰＤ２２との間のパッドピッチＰＡＤ＿ＰＩＴはパッドＰＤ１１の左側の端からパッドＰＤ１２の左側の端までである。一般に、パッドＰＤ１１，ＰＤ１２，ＰＤ１３の大きさ及びパッドピッチはたいてい一定である。
そして、ワイヤボンディングのときにプローブチップにより陥没された部分のプローブマークを回避してボンディングされる。そのようにしない場合には、パッドとボンディングワイヤとの間の接着力が弱くなってパッケージの収率が低下する。
図７及び図８においてパッドは、ボンディングされるパッドはテストが行われるので、プロービング用領域とワイヤボンディング用領域とを保障するための最小限の大きさは保障されるべきである。そして、ボンディングされないパッドはプロービングのための領域が最小限に保障されればよい。
上述のように従来の半導体メモリ装置においては、動作テストに使用されワイヤボンディングされないパッドと動作テスト及びワイヤボンディングのためのパッドの大きさがたいてい一定に形成されることにより、一定な領域内でパッドのピッチングを増加させるのに難しさがあった。
また、動作テストに使用されワイヤボンディングに使用されないパッドと、動作テスト及びワイヤボンディングのためのパッドの大きさがたいてい一定に形成されることにより、パッドが形成されるべきパッド領域を減少させることが難しく、半導体メモリ装置のサイズ減少に限界があった。したがって、半導体メモリ装置の高集積化を定現しにくいという問題点があった。そして、半導体メモリ装置だけでなくパッドが形成される半導体装置（例えば、マイクロプロセッサ、ＣＣＤ装置など）でも上述のような問題点があった。
一方、パッドの配置構造だけでなく、パッドの構造においてもメッシュ構造パッド及び非メッシュ構造パッドにも種々の問題点が現れ、以下、これと関連して図９Ａないし図１０Ｂを参照して説明する。
図９Ａ及び図９Ｂは図７の１つのパッドの構造を示す概略図であって、図９Ａは平面図で、図９Ｂは図９ＡのＡ１−Ａ２部分を切断した垂直断面図である。
図９Ａ及び図９Ｂを参照すると、図示されたパッドＰＤ１は非メッシュ構造のパッドで、半導体基板２９の上部に層間絶縁膜２８が形成され、層間絶縁膜２８の上部に第１金属層２６が形成され、ビア層２４が第１金属層２６の上部に、第１金属層２６と第２金属層２２との間の絶縁膜を貫通して形成される構造である。
第２金属層２２はプローブチップが接触されるか、またはパッケージ工程でワイヤ（例えばゴールドワイヤ）がボンディングされる部分である。
非メッシュ構造のパッドＰＤ１は第１金属層と第２金属層との間の連結のためにビア層２４が絶縁膜を貫通して１つ形成される。このような構造的特性のため、非メッシュ構造のパッドはワイヤボンディングの際にボンディングされる部分のオープン現象（例えば、メタルオープン、パッドオープン、ミシングボール（missing ball））などの問題点を有する。
図１０Ａ及び図１０Ｂは図９Ａ、図９Ｂの非メッシュ構造パッドの短所を改善するためのパッドの一つの類型であって、図１０Ａはメッシュ構造パッドの平面図であり、図１０Ｂは図10ＡのＢ１−Ｂ２部分を切断した垂直断面図である。
図１０Ａ及び図１０Ｂを参照すると、メッシュ構造のパッドＰＤ３０は半導体基板３９の上部に層間絶縁膜３８が形成され、層間絶縁膜３９の上部に第１金属層３６が形成される構造である。
第１金属層３６の上部には図９Ａ及び図９Ｂでの非メッシュ構造パッドのように１つのビア層が形成されるのでなく、層間絶縁膜３３を貫通して複数個のコンタクトプラグ３４が形成されて、第１金属層３６と第２金属層３２とがコンタクトプラグ３４により連結される。
第２金属層３２は図９Ａ及び図９Ｂでの非メッシュ構造パッドと同様に、プローブチップが接触されるかまたはパッケージ工程でワイヤがボンディングされる部分である。第２金属層３２の上部（ワイヤがボンディングされる部分）には凹凸表面（図１０Ａを参照）が形成される。符号３０は凹凸表面中で凸の部分である。
図１０Ａ及び図１０Ｂに示すように、メッシュ構造を設定された１つのパッド領域内で全部分に適用すると、コンタクトプラグ３４のためパッドの構造は強化され、メタルオープン、パッドオープン及びミシングボールなどのオープン現象を減らすことができる長所がある。
しかし、メッシュ構造パッドの凹凸表面のため、ブローピングの際にプローブチップの磨耗が発生してプローブカードの頻繁な交替に起因する追加費用が発生する。
また、プローブチップのパッドへのコンタクトのときにパーティクルが過多に発生して、ワイヤボンディングの際にボンディング力が弱くなる。そのため、半導体メモリ装置の動作特性誤謬が発生するという問題点があった。その結果、パッケージ工程においてその収率を低下させるという問題点があった。
また、プローブチップのコンタクトにより発生したパーティクルを除去するプローブチップクリーニングイッシュ（probe tip cleaning issue）のため、工程時間が余分に必要とされるとの問題点があって、半導体メモリ装置の生産性の面から好ましくない。
そこで、本発明の目的は、制限された領域内でパッドピッチを増加させることにより、従来のパッドが形成された領域に周辺回路をさらに形成して高集積化を定現できる半導体装置のパッド配置構造を提供することにある。
本発明の他の目的は、動作テストに使用され、ワイヤボンディングに使用されないパッドと、テスト及びワイヤボンディングのためのパッドの大きさを異にして形成することにより、パッドが形成されるべきの領域を減少させることができる半導体装置のパッド配置構造を提供することにある。
本発明のまた他の目的は、従来のテストとワイヤボンディングのためのパッドの構造を多様な形態に変形して、パッドの形成されるべきの領域を減少させることができる半導体装置のパッド配置構造を提供することにある。
本発明のまた他の目的は、従来のメッシュ構造パッドでのプロービングの際、プローブチップの磨耗現象を減らすことができる半導体装置でのパッド構造を提供することにある。
本発明のまた他の目的は、プローブチップのパッドへのコンタクトの際にパーティクルが過多に発生して、パッケージ工程でのワイヤボンディングのときにパッドへのボンディング力が弱くなるという問題点を減少させることができる半導体装置でのパッド構造を提供することにある。
本発明のまた他の目的は、パッケージ工程においてパッケージ収率を高めることができる半導体装置でのパッド構造を提供することにある。
本発明のまた他の目的は、プローブチップのコンタクト時に発生するパーティクルを除去するプローブチップクリーニングイッシュに起因して余分に必要とされる工程時間を減らすことができる半導体装置でのパッド構造を提供することにある。
このような目的を達成するため本発明の一実施形態による半導体装置の動作テストまたはワイヤボンディングに使用されるために半導体装置上に形成されるパッドの配置構造は、半導体装置上でワイヤボンディングされる１つ以上のパッドのサイズに比べワイヤボンディングされない１つ以上のパッドのサイズが小さいように形成されることを特徴とする。
ここで、ワイヤボンディングされる１つ以上のパッドとワイヤボンディングされない１つ以上のパッドとは混在されて１つの行または１つの列に配置することができる。
また、ワイヤボンディングされない１つ以上のパッドは動作テストのときにプローブカードのプローブチップとコンタクトされて電気的に連結することができる。
また、ワイヤボンディングされる１つ以上のパッドは動作テスト時に使用されるテスト領域と、ワイヤボンディングに使用されるワイヤボンディング領域とを備えることができる。
また、テスト領域は動作テスト時にプローブカードのプローブチップとコンタクトされて電気的に連結される領域とすることができる。
また、ワイヤボンディング領域はパッケージ工程時に半導体装置の外部との電気的連結のためのワイヤがボンディングされる領域とすることができる。
本発明の他の実施形態により、半導体装置のワイヤボンディングに使用されるために半導体装置内に形成され、上部金属層と下部金属層とを備えるパッドの構造は、設定されたパッドサイズ内で上部金属層の表面中の一部にワイヤボンディング領域が凹凸表面を有するように形成され、設定されたパッドサイズ内で上部金属層の表面中の一部にはプロービング時にプローブチップの磨耗度を減らすためにプローブチップ接触領域が凹凸表面を有さないように形成することを特徴とする。
ここで、ワイヤボンディング領域の下部には下部金属層と上部金属層との間を連結するためのコンタクトプラグを形成することができる。
また、下部金属層と下部金属層の下部の半導体基板との間を電気的に連結するためのコンタクトプラグを形成することができる。
また、プローブチップ接触領域の下部には下部金属層と上部金属層との間を連結するためのコンタクトプラグを形成しないことが好ましい。
また、プローブチップ接触領域の下部には下部金属層と上部金属層との間を絶縁するための層間絶縁膜を形成することができる。
また、プローブチップ接触領域の下部には下部金属層と上部金属層との間を電気的に連結するために層間絶縁膜を貫通してビア層を形成することができる。
また、プローブチップ接触領域はパッケージ工程時に第１ワイヤボンディングとは異なった第２ワイヤボンディングを行うことができる。
また、プローブチップ接触領域はワイヤボンディングされる場合にプローブチップが接触されるプロービングの後にワイヤボンディングが行われる領域とすることができる。
本発明のまた他の実施形態により、外部との電気的連結のためにワイヤボンディングされる少なくとも１つ以上のパッドを備える半導体装置は、一つ以上のパッドのうち半導体装置のテスト時にプローブチップが接触される第１パッドと、半導体装置のテスト時にプローブチップが接触されずにワイヤボンディングされる第２パッドとが互いに異なった構造に形成されることを特徴とする。
ここで、第２パッドはワイヤボンディング時にボンディング力を改善するために凹凸表面を有するように形成することができる。
また、第１パッドはプローブチップの磨耗度を減らすために凹凸表面を有さないように形成することができる。
本発明は、改善された半導体メモリ装置のパッド配置構造及びパッド構造を提供して制限された領域内でパッドピッチを増加させることにより、従来のパッドが形成された領域に周辺回路をさらに形成して半導体メモリ装置の高集積化を定現できるとの効果がある。
また、本発明は、動作テストに使用されワイヤボンディングに使用されないパッドと、動作テスト及びワイヤボンディングのためのパッドとの大きさが異なった半導体メモリ装置のパッド配置構造を提供することにより、パッドの形成されるべきのパッド領域を減少させることができるとの効果がある。
また、本発明は、多様な形態で形成される動作テスト及びワイヤボンディングに使用されるパッドを備える半導体メモリ装置のパッド配置構造を提供することにより、パッドの形成されるべきのパッド領域が減少されて半導体メモリ装置の高集積化を図り得るとの効果がある。
また、本発明は、改善された半導体装置でのパッド構造を提供することにより、従来のパッドでのプロービング時にプローブチップの磨耗現象を減らし得るとの効果がある。したがって、プローブチップの磨耗でプロービング装置を頻繁に交替して発生する追加費用を減少させることができるようになる。
また、本発明は、プローブチップのパッドへのコンタクト時にパーティクルが過多に発生する問題点を減らし得るとの効果がある。そこで、パッケージ工程でのワイヤボンディング時にパッドへのボンディング力を一層強化させることができる。
また、本発明はパッケージ工程でのパッケージ収率を高めることができる効果がある。
また、本発明は、プローブチップのコンタクト時に発生するパーティクルを除去するプローブチップクリーニングイッシュに起因して余分に必要とされる工程時間を減らし得る効果がある。
以下、添付図を参照して本発明の実施例を詳しく説明する。以下の実施例での説明は本発明が属する技術分野で通常の知識を有するものに本発明に対する理解を助けるための意図のほかに、別の意図なしに例を挙げて図示され限定されたに過ぎず、本発明の範囲を制限するものとして使用してはならない。
図１は本発明の一実施例による半導体装置でのパッド配置構造を示す概略図である。
図１を参照すると、パッドＰＤ３１１，ＰＤ３１２，ＰＤ３１３，ＰＤ３１４及びパッドピッチＰＡＤ＿ＰＩＴ１，ＰＡＤ＿ＰＩＴ２が図示される。
半導体装置中で特に半導体メモリ装置を例えれば、半導体メモリ装置内のパッド領域に形成されるパッドは半導体メモリ装置と前記半導体メモリ装置の外部との電気的接続を可能にする。パッドを介してコマンド入力、データリード及びデータライト動作に係る信号が半導体メモリ装置の内部に入力されるか、または半導体メモリ装置の外部に出力される。コマンド入力、データリード及びデータライト動作はパッケージングされた状態で行われるか、またはパッケージ工程の以前に半導体メモリ装置の動作テストのためのテスト装置（例えば、プロービング装置）により行うこともできる。
本発明の一実施例により半導体装置の動作テストまたはワイヤボンディングに使用されるために、半導体装置上に形成されるパッドの配置構造は半導体装置上でワイヤボンディングされる１つ以上のパッドＰＤ３１１，ＰＤ３１３のサイズに比べ、ワイヤボンディングされない１つ以上のパッドＰＤ３１２，ＰＤ３１４のサイズのほうが小さくなるように形成される。
ここで、半導体装置上でワイヤボンディングされる１つ以上のパッドＰＤ３１１，ＰＤ３１３は半導体装置の動作テストにも用いられる。即ち、ワイヤボンディングされる１つ以上のパッドＰＤ３１１，ＰＤ３１３は動作テスト時に使用されるテスト領域３０１，３０５と、ワイヤボンディングに用いられるワイヤボンディング領域３０２，３０６とを備える。
テスト領域３０１，３０５は半導体装置の動作テスト時にプローブカードのプローブチップとコンタクトされて電気的に連結される領域である。即ち、プローブカードのプローブチップがテスト領域３０１，３０５にコンタクトされて、半導体装置の動作が良好かどうかがテストされる。そこで、動作テストの後にテスト領域３０１，３０５上にはプローブマーク３１１，３１５が発生する。
ワイヤボンディング領域３０２，３０６はパッケージ工程時に半導体装置の外部との電気的連結のためのワイヤがボンディングされる領域である。
テスト領域３０１，３０２とワイヤボンディング領域３０２，３０６とは図1に点線で区別されるように表示したが、動作テストの回数またはプローブチップのコンタクト位置などを考慮するときに明確に区別できないこともある。そして、パッケージ工程の際、ワイヤボンディング時にプローブマーク３１１，３１５を回避してボンディングすることが好ましい。そのようにしないと、パッドとボンディングワイヤとの間の接着力が弱くなってパッケージ収率低下の主要原因となる。
ワイヤボンディングされない１つ以上のパッドＰＤ３１２，ＰＤ３１４は動作テストのときにプローブカードのプローブチップとコンタクトされて電気的に連結される。即ち、プローブカードのプローブチップがパッドＰＤ３１２，ＰＤ３１４にコンタクトされて、半導体装置の動作が良好かどうかがテストされる。そこで、動作テストの後にパッドＰＤ３１２，ＰＤ３１４上にはプローブマーク３１３，３１７が発生する。
そして、パッドＰＤ３１１，ＰＤ３１２，ＰＤ３１３，ＰＤ３１４はワイヤボンディングされる１つ以上のパッドＰＤ３１１，ＰＤ３１３とワイヤボンディングされない１つ以上のパッドＰＤ３１２，ＰＤ３１４とが混在して１つの行または１つに列に配置させることができる。即ち、パッドの配置構造はパッドＰＤ３１１，ＰＤ３１３とパッドＰＤ３１２，ＰＤ３１４とが１つずつ交互に（図１に示すように）配置させることができる。また、ボンディングされるパッド、ボンディングされるパッド、ボンディングされないパッド、及びボンディングされないパッドの順序に配置される構造を有することもできる。また、ボンディングされないパッド、ボンディングされるパッド、ボンディングされないパッド、及びボンディングされるパッドの順序であるか、或いは、ボンディングされるパッド、ボンディングされないパッド、ボンディングされないパッド、及びボンディングされるパッドの順序であることもできる。配置順序は半導体装置のパッド領域に配置される幾つかの例を挙げたにすぎない。
パッドピッチＰＡＤ＿ＰＩＴ１，ＰＡＤ＿ＰＩＴ２はパッドとパッドとの間の間隔（図１でパッドＰＤ３１１の上部からパッドＰＤ３１２の上部まで、またはパッドＰＤ３１１の上部からパッドＰＤ３１３の上部までの距離）を意味する。
そして、パッドＰＤ３１１，ＰＤ３１３，ＰＤ３１２，ＰＤ３１４を有する半導体装置は半導体装置上にワイヤボンディングされる１つ以上のパッドＰＤ３１１，ＰＤ３１３、即ち、第１パッドと、第１パッドよりもサイズが小さく、ワイヤボンディングには使用されない１つ以上のパッドＰＤ３１２，ＰＤ３１４、即ち、第２パッドとを備える。
ここで、第１パッド及び第２パッドが混在して１つの行または１つの列に配置することができる。
また、第２パッドは動作テスト時にプローブカードのプローブチップとコンタクトされて電気的に連結される。
第１パッドは動作テスト時に使用されるテスト領域と、ワイヤボンディングに用いられるワイヤボンディング領域とを備えることができる。第１パッドのうちパッドＰＤ３１１と第２パッドのうちパッドＰＤ３１２とを例えて説明すると、パッドＰＤ３１１はテスト領域３０１及びワイヤボンディング領域３０２を備えることができる。そして、テスト領域３０１には動作テストの後にはプローブカードのプローブチップがコンタクトされて陥没された部位のプローブマークが発生する。
パッドＰＤ３１２のサイズはテスト領域のサイズとほぼ同一とすることができる。
ここで、パッドピッチＰＡＤ＿ＰＩＴ２の間、即ち、パッドＰＤ３１１とパッドＰＤ３１３との間であり、パッドＰＤ３１３の側面領域は従来はパッドが形成された領域であったが、本発明の一実施例によるパッド配置構造ではパッドが形成されない。即ち、パッドピッチＰＡＤ＿ＰＩＴ２は従来のパッド配置構造によると、パッドピッチＰＡＤ＿ＰＩＴ１とほぼ同じであったはずだが、本発明の一実施例によるパッド構造においては図１に示したようにその間隔が広くなった。それで、パッドが形成されない領域に半導体装置の動作に必要な周辺回路（例えば、バッファ、ＭＯＳトランジスタ、キャパシタ、遅延素子など）をさらに形成することができる。従って、半導体装置でパッド領域及び周辺回路領域が減少して半導体装置の集積化を図り得るという利点がある。
図２は本発明の他の実施例による半導体装置でのパッド配置構造を示す概略図である。
図２を参照すると、パッドＰＤ４１１，ＰＤ４１２，ＰＤ４１３，ＰＤ４１４及びパッドピッチＰＡＤ＿ＰＩＴ３，ＰＡＤ＿ＰＩＴ４，ＰＡＤ＿ＰＩＴ５が図示される。
本発明の他の実施例による半導体装置でのパッド配置構造はワイヤボンディングされる第１パッドＰＤ４１１，ＰＤ４１３及びワイヤボンディングされない第２パッドＰＤ４１２，ＰＤ４１４が具備される構造である。
第１パッドＰＤ４１１，ＰＤ４１３はライン形パッドＰＤ４１１及びステップ形パッドＰＤ４１３に区別される。そして、前記第１パッドＰＤ４１１，ＰＤ４１３のそれぞれはテスト領域４０１，４０５及びワイヤボンディング領域４０２，４０６を有する。テスト領域４０１，４０５は半導体装置の動作テスト後にはプローブカードのプローブチップがコンタクトされて陥没される部分のプローブマークが生成される。
ライン形パッドＰＤ４１１はテスト領域とワイヤボンディング領域との幅がほぼ一致するように形成されて、その断面が１つの長方形の形状をなすパッドである。
ステップ形パッドＰＤ４１３はワイヤボンディング領域４０６の幅がテスト領域４０５の幅とほぼ一致し、ワイヤボンディング領域４０６とテスト領域４０５との連結部分の幅ＭＷがワイヤボンディング領域４０６の幅よりも狭いパッドである。即ち、その断面がステップ形状に類似する。ステップ形パッドＰＤ４１３で、ワイヤボンディング領域４０６とテスト領域４０５との連結部分はその幅ＭＷがデザインルールが許容する最小限の幅以上になれば足りる。
ここで、図２に図示していないが、第１パッドはライン形パッドとステップ形パッドのうち選択されたいずれか１つのパッドとすることができる。
パッドピッチＰＡＤ＿ＰＩＴ３，ＰＡＤ＿ＰＩＴ４，ＰＡＤ＿ＰＩＴ５はパッド間の間隔である。特に、パッドピッチＰＡＤ＿ＰＩＴ４が従来のパッドピッチＰＡＤ＿ＰＩＴ３よりも広くなった。特に、ステップ形パッドＰＡＤ４１３が形成されることにより、パッドピッチＰＡＤ＿ＰＩＴ５が広くなった。それで、パッドが形成されない領域に半導体装置の動作に必要な周辺回路（例えば、バッファ、ＭＯＳトランジスタ、キャパシタ、遅延素子など）をさらに形成することができる。従って、半導体装置でパッド領域及び周辺回路領域が減少されて半導体装置の集積化を図り得るとの利点がある。
図１及び図２を参照すると、半導体装置の動作テストまたはワイヤボンディングに使用するために半導体装置上に形成されるパッドの配置方法は以下のようである。
本発明の一実施例による半導体装置でのパッドの配置方法は第１パッド（図２のＰＤ４１１，ＰＤ４１３）を配置する段階及び第２パッド（ＰＤ４１２，ＰＤ４１４）を前記第１パッドの間に配置する段階を含む。
第１パッドＰＤ４１１，ＰＤ４１３は半導体装置の動作テスト及びワイヤボンディングの全てに使用されるパッドで、１つの行または１つに列に配置される。
第２パッドＰＤ４１２，ＰＤ４１４は半導体装置のワイヤボンディングには使用されず、第１パッドよりもそのサイズが小さい。
ここで、第１パッドＰＤ４１１，ＰＤ４１３のそれぞれは動作テスト時に使用されるテスト領域４０１，４０５と、ワイヤボンディングに使用されるワイヤボンディング領域４０２，４０６とから形成される。
そして、第１パッドはテスト領域４０１とワイヤボンディング領域４０２との幅がほぼ一致するように形成されて、１つの長方形の形状をなすライン形パッドＰＤ４１１と、ワイヤボンディング領域４０６の幅がテスト領域４０５の幅とほぼ一致し、ワイヤボンディング領域４０６とテスト領域４０５との連結部分の幅ＭＷがワイヤボンディング領域の幅よりも狭いステップ形パッドＰＤ４１３のうち選択されたいずれか一つのパッドとすることができる。
図３は図１によるパッド配置構造を有する半導体装置を示す概略図で、半導体装置中特に半導体メモリ装置を例として説明するための図である。
図３を参照すると、半導体メモリ装置５００はメモリセルアレイ５１５、メモリセルアレイ５１５の周辺領域中のパッド領域に形成されるパッドグループ５１１，５１２，５１３，５１４が図示される。
メモリセルアレイ５１５は複数個のサブメモリセルアレイをさらに具備することができる。そして、サブメモリセルアレイの間にはセンターパッド領域がさらに具備されて、センターパッド領域にパッドグループを形成することができる。即ち、半導体メモリ装置のメモリセルアレイのエッジ部分のみにパッドが形成されるエッジパッド方式だけでなく、複数個のサブメモリセルアレイの間でもパッドが形成されるセンターパッド方式にも本発明の一実施例によるパッド配置構造が適用される。
例えば、１つのパッドグループ５１１をみると、パッドグループ５１１はワイヤボンディングされるパッドＰＤ５０１，ＰＤ５０３，．．．，ＰＤｎ−２，ＰＤｎとボンディングされないパッドＰＤ５０２，ＰＤｎ−１とを備える。図１または図２を参照して説明したように、ボンディングされるパッドの第１パッドは動作テスト及びワイヤボンディングの全てに使用されるパッドであり、ボンディングされないパッドの第２パッドはボンディングには使用されずに動作テストに使用されるパッドである。
半導体メモリ装置が上述のようなパッド配置構造を有することにより、パッドが形成されない領域に半導体メモリ装置の動作に必要な周辺回路（例えば、バッファ、ＭＯＳトランジスタ、キャパシタ、遅延素子など）をさらに形成することができる。そこで、半導体装置でパッド領域及び周辺回路領域が減少されて半導体装置の集積化を図り得るとの利点がある。
図４Ａ及び図４Ｂは本発明の一実施例によるパッド構造を示す図であって、図４Ａは本発明の一実施例によるパッド構造の平面図、図４Ｂは図４ＡでＣ１−Ｃ２部分を切断した垂直断面図である。
図４Ａ及び図４Ｂを参照すると、半導体基板４９の上部に層間絶縁膜４８が形成され、層間絶縁膜４８の上部に第１金属層４６が形成される。そして、第１金属層４６の上部には第１金属層４６と第２金属層４２との間を連結するためのビア層４４及びコンタクトプラグ４３が層間絶縁膜４５を貫通して形成される。
第２金属層４２はプローブチップ接触領域４０３とワイヤボンディング領域４０４とに区別されて形成される。また、前記プローブチップ接触領域４０３は凹凸表面が形成されず、ワイヤボンディング領域４０４には凹凸表面が形成される。符号４１は凹凸表面を示す。
そこで、本発明の一実施例に従い半導体装置のワイヤボンディングに使用するために半導体装置上に形成されるパッドの構造は、設定されたパッドサイズ内でプローブチップ接触領域４０３がワイヤボンディング領域４０４と異なって形成されて、プローブチップの磨耗度を減らし得る。そして、ワイヤボンディング領域４０４にはメッシュ構造の凹凸表面が形成され、ワイヤボンディング時のボンディング力が改善される。さらに、ワイヤボンディング時のボンディング力を改善するために、ワイヤボンディング領域４０４の表面粗さがプローブチップ接触領域４０３の表面粗さよりも一層大きいのが好ましい。
プローブチップ接触領域４０３はパッドＰＤ４０を有する半導体装置をプロービング装置でテストする場合、プローブカードのプローブチップが接触される領域である。即ち、プローブチップがパッドＰＤ４０のプローブチップ接触領域４０３に接触された後、コマンド入力、データリード及びデータライトなどの動作に係る信号が半導体装置の内部に入力されるか、または半導体装置の外部に出力される過程により半導体装置に対するテストが行われる。
詳しく説明すると、パッドＰＤ４０の構造は設定されたサイズ内で上部金属層の第２金属層４２の表面中の一部にワイヤボンディング領域４０４が凹凸表面を有するように形成される。
設定されたパッドサイズ内で上部金属層の第２金属層４２の表面中の一部にはプローブチップの磨耗度を減らすためにプローブチップ接触領域が凹凸表面を有さないように形成される。
ワイヤボンディング領域４０４の下部には下部金属層の第１金属層４６と上部金属層の第２金属層４２との間を連結するために複数個のコンタクトプラグ４３が形成される。
コンタクトプラグ４３に連結される第２金属層４２の上部には凹凸表面が形成されて、ワイヤボンディングの際にボンディング力を強化する。
プローブチップ接触領域４０３の下部には第１金属層４６及び第２金属層４２の間を連結するためのコンタクトプラグを形成せずに、下部金属層と金属層との間を絶縁するための層間絶縁膜を形成するのが好ましい。層間絶縁膜を貫通して第１金属層４６と第２金属層４２との間を電気的に連結するためにビア層４４を形成することもできる。
メッシュ構造パッドＰＤ４０において、シングルボンディング、即ち、１つのパッドに１つのワイヤボンディングが行われる場合にはワイヤボンディング領域４０４にワイヤボンディングが行われる。
しかし、シングルインラインパッケージまたはマルチチップパッケージ製品の比重が増加すると、１つのパッド内に２つのワイヤボンディングを行うダブルボンディングが頻繁に求められる。このようなダブルボンディングの場合、ワイヤボンディング領域４０４はパッケージ工程の際に第１ワイヤボンディングが行われる領域であり、またはプローブチップ接触領域４０３はダブルボンディングを行うパッケージ工程の際に第１ワイヤボンディングとは異なった第２ワイヤボンディングが行われる領域とすることができる。ここで、プローブチップ接触領域４０３はプロービング装置によるプロービング、即ち、プローブチップの接触によるテストの実施後に第２ワイヤボンディングが行われる。
上述のように、パッドの構造をプローブチップ接触領域４０３とワイヤボンディング領域４０４とに二元化して、１つのパッドをメッシュ構造に作った場合にプローブチップの磨耗度が増加する問題を解決しようとしている。
図５は本発明の他の実施例によるパッド構造の垂直断面図である。
図５を参照すると、パッドは半導体基板５９の上部に第１ビア層５７及びコンタクトプラグ５８が層間絶縁膜５５を貫通して形成され、上部の第１金属層５６と半導体基板５９とが連結される構造を有する。
第１金属層５６の上部に第２ビア層５４及びコンタクトプラグ５３が層間絶縁膜５１を貫通して形成され、上部の第２金属層５２と第１金属層５６とが第２ビア層５４及びコンタクトプラグ５３により連結される。
第２金属層５２において、第２ビア層５４の垂直上部領域には凹凸表面が形成されない領域のプローブチップ接触領域（図４Ａの４０３）が形成され、コンタクトプラグ５３の垂直上部領域には凹凸表面が形成された領域のワイヤボンディング領域（図４Ａの４０４）が形成される。それで、プロービングの際にプローブチップが凹凸表面が形成されないプローブチップ接触領域（図４Ａの４０３）に接触することにより、プローブチップの磨耗度を減らし得るとともに、コンタクトプラグ５３，５５が形成されることにより、ワイヤボンディングの際にボンディング力が強化してワイヤボンディング時に発生するオープン現象を減らすことができる。
図６は本発明の又他の実施例によるパッド構造の垂直断面図である。
図６を参照すると、パッドは半導体基板７０の上部にビア層６７及びコンタクトプラグ６８が層間絶縁膜６９を貫通して形成され、上部の第１金属層６６と半導体基板７０とがビア層６７及びコンタクトプラグ６８により連結される。
第１金属層６６の上部にはビア層６４が形成されて、第２金属層６２と第１金属層６６とがビア層６４により連結される。
第２金属層の上部にはプローブ接触領域（図４Ａの４０３）及びワイヤボンディング領域（図４Ａの４０４）が形成される。第２金属層６２でビア層６７の最上部に該当する部分がプローブ接触領域（図４Ａの４０３）になり、コンタクトプラグ６８の最上部に該当する部分がワイヤボンディング領域（図４Ａの４０４）になる。即ち、ワイヤボンディング領域（図４Ａの４０４）には凹凸表面が形成されてワイヤボンディング時にボンディング力を強化させ、オープン現象を減少させることができる。そして、プローブ接触領域（図４Ａの４０３）には凹凸表面が形成されず、プロービングの際にプローブチップの磨耗度を減らすことができる。
本発明のまた他の実施例として、外部との電気的連結のためにワイヤボンディングされる少なくとも１つ以上のパッドを備えた半導体装置は、一つ以上のパッドのうち半導体装置のテストの際にプローブチップが接触される第１パッドと、半導体装置のテストの際にチップが接触されずにワイヤボンディングされる第２パッドとが互いに異なった構造に形成すことができる。
ここで、第１パッドは半導体装置のテストの際にプローブチップにより接触されるパッドであって、図４Ａに示される二元化した領域を有するパッドであるか、または非メッシュ構造パッド（図１Ａ及び図１Ｂ）であることもできる。そこで、パッドにプローブチップが接触される場合、凹凸表面が形成されない部分にプローブチップを接触させることによりプローブチップの磨耗度を減らすことができる。
第２パッドは半導体装置のテストの際にプローブチップが接触されないパッドなので、プローブチップの磨耗度を考慮することは不要である。従って、ワイヤボンディングの際にボンディング力を強化するために凹凸表面を形成するのが好ましい。
上述のように本発明の実施例によるパッド構造は半導体メモリ装置に適用できるし、さらに中央処理装置、マイクロプロセッサ、ＣＣＤ及びＬＣＤの駆動装置などのようにパッドが形成される半導体装置に多様に適用することができる。
本発明の一実施例による半導体装置でのパッド配置構造を示す概略図である。 本発明の他の実施例による半導体装置でのパッド配置構造を示す概略図である。 図１によるパッド配置構造を有する半導体装置を示す概略図である。 本発明の一実施例によるパッド構造の平面図である。 図４ＡにおいてＣ１−Ｃ２部分を切断した垂直断面図である。 本発明の他の実施例によるパッド構造の垂直断面図である。 本発明のまた他の実施例によるパッド構造の垂直断面図である。 従来のパッドを備えた半導体メモリ装置を示す概略図である。 図７でのパッドを拡大して示す概略図である。 図７での１つのパッドの構造を示す平面図である。 図９ＡにおいてＡ１−Ａ２部分を切断した垂直断面図である。 メッシュ構造パッドの平面図である。 図１０ＡにおいてＢ１−Ｂ２部分を切断した垂直断面図である。
符号の説明
ＰＤ３１１，ＰＤ３１３，ＰＤ４１１，ＰＤ４１３，ＰＤ５０１，ＰＤ５０３：第１パッド
ＰＤ３１２，ＰＤ３１４，ＰＤ４１２，ＰＤ４１４，ＰＤ５０２：第２パッド
３０１，３０５，４０１，４０５：テスト領域
３０２，３０６，４０２，４０６：ワイヤボンディング領域
３１１，３１３，３１５，３１７，４１１，４１３，４１５，４１７：プローブマーク
ＭＷ：連結部分の幅
ＰＡＤ＿ＰＩＴ１，ＰＡＤ＿ＰＩＴ２，ＰＡＤ＿ＰＩＴ３，ＰＡＤ＿ＰＩＴ４，ＰＡＤ＿ＰＩＴ５：パッドピッチ
５１１，５１２，５１３，５１４：パッドグループ
ＰＤ４０：パッド
４１：パッド表面の突出部分
４２，５２，６２：第２金属層
４３，５３，５８，６８：コンタクトプラグ
４５，４８，５１，５５，６９：層間絶縁膜
４４，５４，５７，６４，６７：ビア層
４６，５６，６６：第１金属層
４９，５９，７０：半導体基板
４０３：プローブチップ接触領域
４０４：ワイヤボンディング領域

Claims (18)

  1. 半導体装置の動作テストまたはワイヤボンディングに使用されるために前記半導体装置上に形成されるパッドの配置構造において、
    前記半導体装置上でワイヤボンディングされる１つ以上のパッドのサイズに比べワイヤボンディングされない１つ以上のパッドのサイズが小さいように形成されることを特徴とする半導体装置でのパッド配置構造。
  2. 前記ワイヤボンディングされる１つ以上のパッドと前記ワイヤボンディングされない１つ以上のパッドが混在されて１つの行または１つの列に配置されることを特徴とする請求項１に記載の半導体装置でのパッド配置構造
  3. 前記ワイヤボンディングされない１つ以上のパッドは前記動作テストの際にプローブカードのプローブチップとコンタクトされて電気的に連結されることを特徴とする請求項１に記載の半導体装置でのパッド配置構造。
  4. 前記ワイヤボンディングされる１つ以上のパッドは前記動作テストの際に使用されるテスト領域と、前記ワイヤボンディングに使用されるワイヤボンディング領域とを備えることを特徴とする請求項３に記載の半導体装置でのパッド配置構造。
  5. 前記テスト領域は前記動作テストの際にプローブカードのプローブチップとコンタクトされて電気的に連結される領域であることを特徴とする請求項４に記載の半導体装置でのパッド配置構造。
  6. 前記ボンディング領域はパッケージ工程時に前記半導体装置の外部との電気的連結のためにワイヤがボンディングされる領域であることを特徴とする請求項５に記載の半導体装置でのパッド配置構造。
  7. 半導体装置のワイヤボンディングに使用されるために前記半導体装置内に形成され、上部金属層及び下部金属層を備えるパッドの構造において、
    設定されたパッドサイズ内で前記上部金属層の表面中の一部にワイヤボンディング領域が凹凸表面を有するように形成され、設定されたパッドサイズ内で前記上部金属層の表面中の一部にプロービングの際にプローブチップの磨耗度を減らすためにプローブチップ接触領域が前記凹凸表面を有するように形成されることを特徴とするパッド構造。
  8. 前記ワイヤボンディング領域の下部には前記下部金属層と上部金属層との間を連結するためにコンタクトプラグが形成されることを特徴とする請求項７に記載のパッド構造。
  9. 前記下部金属層と該下部金属層の下部の半導体基板との間を電気的に連結するためにコンタクトプラグが形成されることを特徴とする請求項７に記載のパッド構造。
  10. 前記プローブチップ接触領域の下部には前記下部金属層と上部金属層との間を連結するためにコンタクトプラグが形成されないことを特徴とする請求項８に記載のパッド構造。
  11. 前記プローブチップ接触領域の下部には前記下部金属層と上部金属層との間を絶縁するための層間絶縁膜が形成されることを特徴とする請求項１０に記載のパッド構造。
  12. 前記プローブチップ接触領域の下部には前記下部金属層と上部金属層との間を電気的に連結するために前記層間絶縁膜を貫通してビア層が形成されることを特徴とする請求項１１に記載のパッド構造。
  13. 前記ワイヤボンディング領域はパッケージ工程の際に第１ワイヤボンディングが行われる領域であることを特徴とする請求項１２に記載のパッド構造。
  14. 前記プローブチップ接触領域はパッケージ工程の際に前記第１ワイヤボンディングとは異なった第２ワイヤボンディングが行われる領域であることを特徴とする請求項１３に記載のパッド構造。
  15. 前記プローブチップ接触領域はワイヤボンディングされる場合に前記プローブチップが接触されるプロービングの以後にワイヤボンディングが行われる領域であることを特徴とする請求項１４に記載のパッド構造。
  16. 外部との電気的連結のためにワイヤボンディングされる少なくとも１つ以上のパッドを備える半導体装置において、
    前記１つ以上のパッドのうち前記半導体装置のテストの際にプローブチップが接触される第１パッドと、前記半導体装置のテストの際に前記プローブチップが接触されずにワイヤボンディングされる第２パッドとが互いに異なった構造に形成されることを特徴とする半導体装置。
  17. 前記第２パッドはワイヤボンディングの際にボンディング力を改善するために凹凸表面を有するように形成されることを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１パッドはプローブチップの磨耗度を減らすために前記凹凸表面を有さないように形成されることを特徴とする請求項１７に記載の半導体装置。
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