JP2944347B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2944347B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に配線の形状に関する。
【０００２】
【従来の技術】図３は、従来の半導体集積回路装置の要
部平面図で図４は、ＳＥＭ上での要部平面図である。近
年、半導体チップ表面は平坦化が進んでおり、チップ表
面の凹凸は最上層配線のみであるため、チップ表面の凹
凸を映像化するＳＥＭでは、図４に示すように、下層配
線形態を観察することはできない。
【０００３】一方、従来の半導体集積回路装置の最上層
配線は、図３および図４に示すように、スルーホール部
３のふくらみ以外、配線形状は幅が一定で変化がないた
め、ＳＥＭ上では最上層配線１とスルーホール部３の位
置から、図３に示すような下層電源配線などの下層配線
形態を想像するしかなかったので、ＳＥＭ画面を見なが
ら行うＥＢテスターによる不良改析やＦＩＢ加工等で必
要条件である正確な特定位置の把握が困難であった。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、ＳＥＭによってチップを観察すると、
最上層配線しか観れないので下層配線がどのように存在
しているのかわからない上に、正確な特定位置の把握が
困難であった。
【０００５】本発明の目的は、ＳＥＭの映像で、半導体
チップ上の正確な特定位置を把握できる半導体集積回路
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、基本セル列と平行に存在する下層電源配線と、
それに直交する最上層配線との交叉部分において、最上
層配線に三角形の突起部（以下△部とする）をもたせて
いる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例である半導体集積回路装
置のＳＥＭ上での要部平面図である。
【０００８】基本セル列と平行に存在する下層電源配線
と、それに直交する最上層配線１との交叉部分２におい
て、配線の両側に△部を設けることにより、ＳＥＭ上で
観えない下層電源配線の位置が把握できる。
【０００９】図２は、本発明の他の実施例である半導体
集積回路装置のＳＥＭ上の要部平面図である。基本セル
列と平行に存在する下層電源配線と、それに直交する最
上層配線１との交叉部分において、下層電源配線がＶＤ
Ｄ線の場合、最上層配線の両側に△部４を設け、ＧＮＤ
線の場合には、片側に△部５を設けるこにより、ＳＥＭ
上で下層電源配線の位置が把握できる上に、その下層電
源線がＶＤＤ線かＧＮＤ線かが区別でき、下層電源配線
の位置が更に把握しやすくなる。
【００１０】△部は、下層電源配線と同じ幅を持つ一辺
とその一辺の垂直二等分線で、その一辺からスルーホー
ル用突部の長さ以下の距離にある頂点とで作成される三
角形をその頂点を外側にして、上記一辺を最上層配線に
接するように付けたものである。この△部は、コンピュ
ーター処理により最上層配線と下層電源配線の交叉部分
を検出し、付加することが、容易に出来る。
【００１１】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、下層電源配線と、それに直交する最上層
配線との交叉部分において、最上層配線に△部をもたせ
たのでＳＥＭ画面を見ながら行うＥＢテスタによる不良
解析やＦＩＢ加工等必要条件である正確な特定位置の把
握が出来るという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のＳＥＭ上の要部平面図であ
る。
【図２】本発明の他の実施例のＳＥＭ上の要部平面図で
ある。
【図３】従来例の要部平面図である。
【図４】従来例のＳＥＭ上の要部平面図である。
【符号の説明】
１ 最上層配線 ２ 直交する下層電源配線との交叉部分 ３ スルーホール部 ４ 下層ＶＤＤ線との交叉部分 ５ 下層ＧＮＤ線との交叉部分 ６ 基本セル ７ 下層電源配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/82 H01L 21/118

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 同一基本セルをアレイ状に多数配置し、
    該セル上に形成されたファンクション・ブロックを相互
    を接続して内部論理回路を構成し、チップ周辺部に配列
    された入・出力バッファ回路と内部論理回路とを接続し
    て所望の論理回路を得る半導体集積回路装置において、
    基本セル列と平行に存在する下層電源配線と、それに直
    交する最上層配線との交叉部分において、最上層配線に
    三角形状の突起部をもたせることを特徴とする半導体集
    積回路。
  2. 【請求項２】 三角形状の突起部が、下層電源配線と同
    じ幅を持つ一片とその一辺の垂直二等分線上で、その一
    辺からスルーホール用突起の長さ以下の距離にある頂点
    とで作成される三角形をその頂点を外側にして、一辺を
    最上層配線に接するよう付けられていることを特徴とす
    る請求項１記載の半導体集積回路装置。
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JP5036336B2 (ja) * 2007-02-05 2012-09-26 オンセミコンダクター・トレーディング・リミテッド 半導体チップの位置合わせ方法

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