JPS58182262A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS58182262A
JPS58182262A JP57063847A JP6384782A JPS58182262A JP S58182262 A JPS58182262 A JP S58182262A JP 57063847 A JP57063847 A JP 57063847A JP 6384782 A JP6384782 A JP 6384782A JP S58182262 A JPS58182262 A JP S58182262A
Authority
JP
Japan
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layer
lines
marks
chip
time
Prior art date
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Pending
Application number
JP57063847A
Other languages
English (en)
Inventor
Shinji Udo
有働　信治
Masanori Hiroki
尋木　正紀
Tetsuo Matsumoto
哲郎 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
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Publication of JPS58182262A publication Critical patent/JPS58182262A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 偵）発明の利用分野 本発−は、特に、高集積メモリのチップ内メ毫νセルの
アドレスを決定するのに好適であって、マスク検査、チ
ップ外観検査、各種不貞解析などに利用でき番亭椰体集
積■路装置Ｋｍするものである。
（ｂ）　　従来技術 従来、この種のメ峰りのビット線、フード線にマークを
入れている製品はなかった。
（ｇ）　　従来技術の間翅点 ＭＯｇメ４ＩＩｌの大審量化に伴い、フード線、ビット
線の＃ＩＬ４ｈ増大し、不良堺析時に不貞ビットを−す
のは大変な仕事になる。
＠）本発明の目的 本発明は、４Ｉにメ４ｑセルの不良解析の際のメ峰すセ
ル位置襟しに役立てることを目的とする。
（・）　本発明の賛点 本発明によれば、４１Ｋ、メモリのチップ内で拡散層、
Ａ４層、ポリ８１層などを用い【、ワード−、ピッ）ｍ
Ｋ＃字１文字、マーク勢な形成する。
このマーク勢により曵、メ４９のビット等のアドレスを
表示して、不貞解析等に役立てる。アドレスマークの形
成、挿入の方法は種々あり、必要に応じてパターン、層
、数な遭ぺる。
ｔｆ）　　本発明の実施例 ＮチャンネルＭＯ８１１大容量メモリにおいては。
第１１Ｑの如く、多数のピッ）１１０及びフード線Ｗを
縦横に配したメ４１アレイのｉブト１が設けられている
。アドレスマークを形成する層としては。
外綱上判別し易いＡ１層２　（ｌＩ２図）と、エツチン
グ後の観察に有効な拡散層Ｓ（嬉３１１１）を用いる。
ワード纏、データーの４本毎に上記ムＪ　ＩＩｉＬ又は
拡散層３上の表面段差４からなる例えば５角形の小さな
マークＡ、を、また２０本毎、１００本毎に大きな實−
りＡ、を入れる。必要に応じて、上記ＡＪ層と拡散層と
を重ねて入れてもよい、ｇ中、５は基板、６はフィール
ド８１へ膜、７は層間絶縁膜である。
（ｇ）　　発明の効果 本Ｑ＃４により、不良屡析、外−検査が、上記マ一りに
よりアドレス表示を職別し易いために容易かつ確実に行
なえ、その効本陶上２時間短縮が可能となる。また、マ
スク検査やパターン形状の比較チェックにも有効となる
。
（ｈ）　　その他変形例 上記のビット纏、ワード纏自体の一郁の形状を上記マー
クの如く変形し、これを位置表示用としてもよい、メ篭
リセルのアドレス表示だけでなく。
ＩＣチップ内でパターンの位置表示のためのマ一りや、
チップ内座標を示すマークを入れることｋより、外観検
査、不良解析等に役立てることができる。
【図面の簡単な説明】
縞ｌ−は本発明の実施例によるメ篭リアレイの１マッシ
分におけ４８ビット線、ワード線と表示マークとの関係
を示すレイアウト図、第２図及び＄１１３１１は七のマ
ークを例示する各断面斜視図である。 ドーム１層、ト・・拡散層、４−・段差、Ａ、、　Ａ電
−表示パターン（マーク）。

Claims (1)

    【特許請求の範囲】
  1. １、チップ内に域側的に配列艙しめられた素子パターン
    の位置を識別できる位置表示パターンが同一チップ内に
    設けられていることを特徴とする半導体集積回路装置。
JP57063847A 1982-04-19 1982-04-19 半導体集積回路装置 Pending JPS58182262A (ja)

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