CN204406848U - 基于双fpga芯片的验证开发板 - Google Patents
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Abstract
本实用新型基于双FPGA芯片的验证开发板，包括验证开发板、设置于验证开发板上的电源输入接口、容量大的第一FPGA芯片和容量小的第二FPGA芯片，第一FPGA芯片和第二FPGA芯片通过JTAG链串行连接；第一FPGA芯片通过对外通信接口与外设功能模块进行数据交互；验证开发板上设置有与第一FPGA芯片相连接的Flash芯片和PROM芯片，与第二FPGA芯片相连接的SRAM芯片、单片机芯片和JTAG接口，JTAG接口通过JTAG链与第一FPGA芯片、第二FPGA芯片以及PROM芯片串行连接。两个FPGA芯片容量一大一小，可同时使用或单独使用其一，以满足各种大小的工程设计验证需求，避免造成资源的浪费。
Description
技术领域
本实用新型涉及一种基于双FPGA芯片的验证开发板，属于嵌入式硬件技术领域。
背景技术
FPGA（Field Programmable Gate Array，现场可编程门阵列）是一种可重复编程逻辑器件，基于FPGA的验证开发板，是为了满足某种设计验证的需要，充分利用FPGA芯片现场可编程特性及数据并行处理的优势而开发的电路板。
出于成本方面的考虑，选用的FPGA芯片的容量会有一定的限制，单一的FPGA芯片往往无法提供运行较大工程所需要的全部资源，这就使两块FPGA芯片在同一电路板上搭配使用成为一种必然；对两块FPGA芯片的选择，成为设计基于双FPGA芯片的验证开发板时存在的一个问题：如果都选择容量较小的芯片，当需要验证的工程较大时，芯片的资源不足，验证跑不起来；如果都选择容量较大的芯片，而一般的工程又不需要这么多的资源，就会造成芯片容量的浪费。
实用新型内容
本实用新型为了克服以上技术的不足，提供了一种基于双FPGA芯片的验证开发板，所选用的两块FPGA芯片其容量一大一小，根据工程大小，灵活搭配使用，可以两块同时使用或单独使用其一，在满足工程运行的基础上避免了资源浪费。
本实用新型克服其技术问题所采用的技术方案是：
一种基于双FPGA芯片的验证开发板，包括验证开发板，所述验证开发板上设置有两个FPGA芯片和电源输入接口，所述两个FPGA芯片分别为容量大的第一FPGA芯片和容量小的第二FPGA芯片，第一FPGA芯片和第二FPGA芯片之间通过JTAG链串行连接；所述第一FPGA芯片通过对外通信接口与外设功能模块进行数据交互；所述验证开发板上设置有与第一FPGA芯片相连接的Flash芯片和PROM芯片，与第二FPGA芯片相连接的SRAM芯片、单片机芯片和JTAG接口，所述JTAG接口通过JTAG链与第一FPGA芯片、第二FPGA芯片以及PROM芯片串行连接；所述验证开发板上还设置有至少2个晶振芯片和至少1个电源转换芯片，所述其中1个晶振芯片与第二FPGA芯片相连接，剩余的晶振芯片与第一FPGA相连接，电源转换芯片分别为第一FPGA芯片和第二FPGA芯片提供所需电压。
根据本实用新型优选的，所述验证开发板上还设置有与第一FPGA芯片相连接的拨码开关、预留扩展接口、复位按键、第二USB接口、J-link接口以及LED指示灯。
根据本实用新型优选的，所述对外通信接口包括第一对外通信接口和第二对外通信接口；PROM芯片包括第一PROM芯片和第二PROM芯片；SRAM芯片包括第一SRAM芯片、第二SRAM芯片和第三SRAM芯片；拨码开关包括第一拨码开关、第二拨码开关和第三拨码开关；预留扩展接口包括第一预留扩展接口、第二预留扩展接口、第三预留扩展接口和第四预留扩展接口。
根据本实用新型优选的，所述验证开发板上还设置有与单片机芯片相连接的第一USB接口和SWD接口。
根据本实用新型优选的，所述晶振芯片包括第一晶振芯片、第二晶振芯片和第三晶振芯片，其中，第一晶振芯片和第二晶振芯片与第一FPGA芯片相连接，第三晶振芯片与第二FPGA芯片相连接。
根据本实用新型优选的，所述电源转换芯片包括5V转3.3V电源芯片、5V转1.2V电源芯片、5V转1V电源芯片、5V转2.5V电源芯片、5V转3.3V电源芯片和5V转1.8V电源芯片，其中，5V转1V电源芯片、5V转2.5V电源芯片、5V转3.3V电源芯片和5V转1.8V电源芯片为第一FPGA芯片提供电压，5V转3.3V电源芯片和5V转1.2V电源芯片为第二FPGA芯片提供电压。
根据本实用新型优选的，所述第一FPGA芯片和第二FPGA芯片之间通过地址线、数据线、控制线和时钟同步线进行通信连接。进一步的，所述地址线为32位，数据线为32位，控制线为11位，时钟同步线为2条。所述第一FPGA芯片和第二FPGA芯片之间的连接方式为：分布于第一FPGA芯片的BANK25中的地址线与分布于第二FPGA芯片的BANK0中的地址线相连接；分布于第一FPGA芯片的BANK13中的数据线与分布于第二FPGA芯片的BANK1中的数据线相连接；分布于第一FPGA芯片的BANK11中的控制线与分布于第二FPGA芯片的BANK1中的控制线相连接；分布于第一FPGA芯片的BANK3中的时钟同步线与分布于第二FPGA芯片的BANK2中的时钟同步线相连接。
根据本实用新型优选的，所述第一FPGA芯片为Virtex-5 XC5VLX155，封装为FFG1153；第二FPGA芯片为Spartan-3AN XC3S400AN，封装为FGG400。
本实用新型的有益效果是：
1、本实用新型的基于双FPGA芯片的验证开发板，所选用的两个FPGA芯片其容量一大一小，可以根据工程大小，灵活搭配使用、自由切换，即两个FPGA芯片同时使用或单独使用其一，以满足各种大小的工程设计验证的需求，避免造成资源的浪费。
2、本实用新型的基于双FPGA芯片的验证开发板，充分发挥了FPGA芯片对数据并行处理的优势，完全满足芯片设计验证的需求。
附图说明
图1为本实用新型基于双FPGA芯片的验证开发板的结构示意图。
图2为本实用新型的两个FPGA芯片的通信连接结构示意图。
图中， 1、第一FPGA芯片，2、第二FPGA芯片，3、Flash芯片，4、PROM芯片，4a、第一PROM芯片，4b、第二PROM芯片，5、晶振芯片，5a、第一晶振芯片，5b、第二晶振芯片，5c、第三晶振芯片，6、电源转换芯片，6a、5V转3.3V电源芯片，6b、5V转1.2V电源芯片，6c、5V转1V电源芯片，6d、5V转2.5V电源芯片，6e、5V转3.3V电源芯片，6f、5V转1.8V电源芯片，7、SRAM芯片，7a、第一SRAM芯片，7b、第二SRAM芯片，7c、第三SRAM芯片，8、单片机芯片，9、JTAG接口，10、复位按键，11、电源输入接口，12、USB接口，12a、第一USB接口，12b、第二USB接口，13、J-link接口，14、SWD接口，15、拨码开关，15a、第一拨码开关，15b、第二拨码开关，15c、第三拨码开关，16、预留扩展接口，16a、第一预留扩展接口，16b、第二预留扩展接口，16c、第三预留扩展接口，16d、第四预留扩展接口，17、对外通信接口，17a、第一对外通信接口，17b、第二对外通信接口，18、LED指示灯。
具体实施方式
为了便于本领域人员更好的理解本实用新型，下面结合附图和具体实施例对本实用新型做进一步详细说明，下述仅是示例性的不限定本实用新型的保护范围。
如图1所示，本实施例的基于双FPGA芯片的验证开发板，包括验证开发板，所述验证开发板上设置有容量大的第一FPGA芯片1、容量小的第二FPGA芯片2以及电源输入接口11，第一FPGA芯片和第二FPGA芯片之间通过JTAG链串行连接；所述第一FPGA芯片1通过第一对外通信接口17a和第二对外通信接口17b与外设功能模块进行数据交互。所述验证开发板上设置有与第一FPGA芯片1相连接的Flash芯片3、第一PROM芯片4a、第二PROM芯片4b、第一晶振芯片5a、第二晶振芯片5b、第一拨码开关15a、第二拨码开关15b、第三拨码开关15c、第一预留扩展接口16a、第二预留扩展接口16b、第三预留扩展接口16c、第四预留扩展接口16d、复位按键10、第二USB接口12b、J-link接口13以及LED指示灯18；所述5V转1V电源芯片6c、5V转2.5V电源芯片6d、5V转3.3V电源芯片6e和5V转1.8V电源芯片6f为第一FPGA芯片提供电压。所述验证开发板上设置有与第二FPGA芯片2相连接的第一SRAM芯片7a、第二SRAM芯片7b、第三SRAM芯片7c、单片机芯片8、第三晶振芯片5c以及JTAG接口9，所述验证开发板上还设置有与单片机芯片8相连接的第一USB接口12a和SWD接口14；所述5V转3.3V电源芯片6a、5V转1.2V电源芯片6b为第二FPGA芯片提供电压。所述JTAG接口9通过JTAG链与第一FPGA芯片1、第二FPGA芯片2以及PROM芯片4串行连接，可用于烧写配置文件和调试验证开发板。
具体的，本实施例中，第一FPGA芯片1为Virtex-5 XC5VLX155，封装为FFG1153，芯片内部有丰富的可编程逻辑资源（155648个逻辑单元）和大量的I/O引脚（最大到800个），分为23个BANK，可以满足大型设计仿真验证的需要，如芯片的仿真验证。第二FPGA芯片2为Spartan-3AN XC3S400AN，封装为FGG400，芯片内部含有8064个可编程逻辑单元、360Kb Block RAM以及311个I/O引脚，芯片内含4Mb In-System Flash作为内部Flash，在M2、M1、M0被赋值011时，可以作为配置芯片使用。
Flash芯片3，作为非易失存储器，用于存储仿真验证的程序代码或数据文件，它包含24位地址线和16位数据线，数据传输带宽高，数据存取速度快，适合设计仿真验证的需要，可以协助FPGA芯片充分发挥其并行处理数据的能力。
PROM芯片4，包括第一PROM芯片4a和第二PROM芯片4b，是第一FPGA芯片1的配置芯片，用于存储比特流配置文件，根据设置采用第一FPGA芯片1主串模式工作；验证开发板上电工作后，从JTAG接口9烧入PROM芯片的配置文件，在自引导程序的作用下被配置进入第一FPGA芯片1，以使第一FPGA芯片按照既定的功能工作。每片PROM芯片均能存储32M bit的文件，两片通过JTAG链连接可存储64M bit，完全满足大程序设计验证的需求。
晶振芯片5，包括第一晶振芯片5a、第二晶振芯片5b和第三晶振芯片5c。其中，第一晶振芯片5a和第二晶振芯片5b，均为抗抖动时钟发生器，一个为50MHz，用于为第一FPGA芯片1提供系统工作的时钟；另一个为13.56MHz，提供用于模拟非接触式智能卡工作的时钟。第三晶振芯片5c，为50MHz抗抖动时钟发生器，用于为第二FPGA芯片2提供工作的时钟。
电源转换芯片6，包括5V转3.3V电源芯片6a、5V转1.2V电源芯片6b、5V转1V电源芯片6c、5V转2.5V电源芯片6d、5V转3.3V电源芯片6e和5V转1.8V电源芯片6f。其中，5V转1V电源芯片6c、5V转2.5V电源芯片6d、5V转3.3V电源芯片6e和5V转1.8V电源芯片6f，分别是将输入的5V电压分别转化为1V提供给第一FPGA芯片1的VCCINT电压，2.5V给第一FPGA芯片1的VCCAUX电压，3.3V给第一FPGA芯片1的VCCO电压，同时给第一晶振芯片5a、第二晶振芯片5b和Flash芯片3供电，1.8V为PROM芯片4供电，各电源转换芯片的功率均足够大，可以满足验证开发板大负荷运行时的供电需求；5V转3.3V电源芯片6a和5V转1.2V电源芯片6b，是将输入的5V电压分别转化为1.2V提供给第二FPGA芯片2的VCCINT电压，3.3V给第二FPGA芯片2的VCCAUX电压和VCCO电压，同时也给第三晶振芯片5c、SRAM芯片7供电。
SRAM芯片7，包括第一SRAM芯片7a、第二SRAM芯片7b和第三SRAM芯片7c，作为程序运行的存储器，包含18条地址线和16条数据线，数据吞吐量大，工作频率高，数据存储速度快，而且功耗较低，配合第二FPGA芯片2使用，可以满足大数据高速传输的要求，充分体现FPGA芯片并行处理的优势。
单片机芯片8，做为第二FPGA芯片2的辅助芯片，用于为第二FPGA芯片2提供所需的工作时序和进行数据交互。
复位按键10，用于为整个验证开发板提供系统硬件复位。
电源输入接口11，用于为整个验证开发板提供5V电压供电。
USB接口12，包括第一USB接口12a和第二USB接口12b，调试验证开发板和正常运行程序时，用作数据通信的接口。
J-link接口13，为2.54mm间距、2×10pin的IDC插座，使用J-link仿真器通过该接口可以与第一FPGA芯片1进行通信。
SWD接口14，为单片机芯片8的调试接口。
拨码开关15，包括第一拨码开关15a、第二拨码开关15b和第三拨码开关15c。其中，第一拨码开关15a用于调整第一FPGA芯片1的配置模式，可设为主动模式，也可设为被动模式；第二拨码开关15b和第三拨码开关15c，可用于第一FPGA芯片1编程使用，通过拨动开关可调整对应变量的电平状态。
预留扩展接口16，包括第一预留扩展接口16a、第二预留扩展接口16b、第三预留扩展接口16c和第四预留扩展接口16d。其中，第一预留扩展接口16a和第二预留扩展接口16b，均为2.54mm间距、2×40pin的插座；第三预留扩展接口16c和第四预留扩展接口16d，均为2.54mm间距、2×15pin的插座。以上4个预留扩展接口的信号均直接由第一FPGA芯片1的I/O引脚引出，用于扩展底板或与其他开发板进行通信。
对外通信接口17，包括第一对外通信接口17a和第二对外通信接口17b，分别为2.54mm间距、2×10pin和2.54mm间距、2×13pin的IDC插座，用于验证开发板与外设功能模块进行数据交互。
LED指示灯18，可用于FPGA编程，以显示程序的运行结果。
本实施例中，所述第一FPGA芯片1和第二FPGA芯片2之间通过32位地址线、32位数据线、11位控制线和2条时钟同步线进行通信连接。如图2所示，所述第一FPGA芯片1和第二FPGA芯片2之间的连接方式为：分布于第一FPGA芯片1的BANK25中的地址线与分布于第二FPGA芯片2的BANK0中的地址线相连接；分布于第一FPGA芯片1的BANK13中的数据线与分布于第二FPGA芯片2的BANK1中的数据线相连接；分布于第一FPGA芯片1的BANK11中的控制线与分布于第二FPGA芯片2的BANK1中的控制线相连接；分布于第一FPGA芯片1的BANK3中的时钟同步线与分布于第二FPGA芯片2的BANK2中的时钟同步线相连接。
本实用新型的基于双FPGA芯片的验证开发板，所选用的两个FPGA芯片其容量一大一小，可以根据工程大小，灵活搭配使用、自由切换，即两个FPGA芯片同时使用或单独使用其一，以满足各种大小的工程设计验证的需求，避免造成资源的浪费。同时该验证开发板充分发挥了FPGA芯片对数据并行处理的优势，完全满足芯片设计验证的需求。
以上仅描述了本实用新型的基本原理和优选实施方式，本领域人员可以根据上述描述作出许多变化和改进，这些变化和改进应该属于本实用新型的保护范围。
Claims (10)
1.一种基于双FPGA芯片的验证开发板，包括验证开发板，其特征在于：所述验证开发板上设置有两个FPGA芯片和电源输入接口（11），所述两个FPGA芯片分别为容量大的第一FPGA芯片（1）和容量小的第二FPGA芯片（2），第一FPGA芯片和第二FPGA芯片之间通过JTAG链串行连接；所述第一FPGA芯片（1）通过对外通信接口（17）与外设功能模块进行数据交互；所述验证开发板上设置有与第一FPGA芯片（1）相连接的Flash芯片（3）和PROM芯片（4），与第二FPGA芯片（2）相连接的SRAM芯片（7）、单片机芯片（8）和JTAG接口（9），所述JTAG接口通过JTAG链与第一FPGA芯片（1）、第二FPGA芯片（2）以及PROM芯片（4）串行连接；所述验证开发板上还设置有至少2个晶振芯片（5）和至少1个电源转换芯片（6），所述其中1个晶振芯片与第二FPGA芯片（2）相连接，剩余的晶振芯片与第一FPGA（1）相连接，电源转换芯片（6）分别为第一FPGA芯片（1）和第二FPGA芯片（2）提供所需电压。
2.根据权利要求1所述的基于双FPGA芯片的验证开发板，其特征在于：所述验证开发板上还设置有与第一FPGA芯片（1）相连接的拨码开关（15）、预留扩展接口（16）、复位按键（10）、第二USB接口（12b）、J-link接口（13）以及LED指示灯（18）。
3.根据权利要求2所述的基于双FPGA芯片的验证开发板，其特征在于：所述对外通信接口（17）包括第一对外通信接口（17a）和第二对外通信接口（17b）；PROM芯片（4）包括第一PROM芯片（4a）和第二PROM芯片（4b）；SRAM芯片（7）包括第一SRAM芯片（7a）、第二SRAM芯片（7b）和第三SRAM芯片（7c）；拨码开关（15）包括第一拨码开关（15a）、第二拨码开关（15b）和第三拨码开关（15c）；预留扩展接口（16）包括第一预留扩展接口（16a）、第二预留扩展接口（16b）、第三预留扩展接口（16c）和第四预留扩展接口（16d）。
4.根据权利要求3所述的基于双FPGA芯片的验证开发板，其特征在于：所述验证开发板上还设置有与单片机芯片（8）相连接的第一USB接口（12a）和SWD接口（14）。
5.根据权利要求1-4中任一所述的基于双FPGA芯片的验证开发板，其特征在于：所述晶振芯片（5）包括第一晶振芯片（5a）、第二晶振芯片（5b）和第三晶振芯片（5c），其中，第一晶振芯片（5a）和第二晶振芯片（5b）与第一FPGA芯片（1）相连接，第三晶振芯片（5c）与第二FPGA芯片（2）相连接。
6.根据权利要求5所述的基于双FPGA芯片的验证开发板，其特征在于：所述电源转换芯片（6）包括5V转3.3V电源芯片（6a）、5V转1.2V电源芯片（6b）、5V转1V电源芯片（6c）、5V转2.5V电源芯片（6d）、5V转3.3V电源芯片（6e）和5V转1.8V电源芯片（6f），其中，5V转1V电源芯片（6c）、5V转2.5V电源芯片（6d）、5V转3.3V电源芯片（6e）和5V转1.8V电源芯片（6f）为第一FPGA芯片（1）提供电压，5V转3.3V电源芯片（6a）和5V转1.2V电源芯片（6b）为第二FPGA芯片（2）提供电压。
7.根据权利要求6所述的基于双FPGA芯片的验证开发板，其特征在于：所述第一FPGA芯片（1）和第二FPGA芯片（2）之间通过地址线、数据线、控制线和时钟同步线进行通信连接。
8.根据权利要求7所述的基于双FPGA芯片的验证开发板，其特征在于：所述地址线为32位，数据线为32位，控制线为11位，时钟同步线为2条。
9.根据权利要求8所述的基于双FPGA芯片的验证开发板，其特征在于：所述第一FPGA芯片（1）和第二FPGA芯片（2）之间的连接方式为：分布于第一FPGA芯片（1）的BANK25中的地址线与分布于第二FPGA芯片（2）的BANK0中的地址线相连接；分布于第一FPGA芯片（1）的BANK13中的数据线与分布于第二FPGA芯片（2）的BANK1中的数据线相连接；分布于第一FPGA芯片（1）的BANK11中的控制线与分布于第二FPGA芯片（2）的BANK1中的控制线相连接；分布于第一FPGA芯片（1）的BANK3中的时钟同步线与分布于第二FPGA芯片（2）的BANK2中的时钟同步线相连接。
10.根据权利要求1所述的基于双FPGA芯片的验证开发板，其特征在于：所述第一FPGA芯片（1）为Virtex-5 XC5VLX155，封装为FFG1153；第二FPGA芯片（2）为Spartan-3AN XC3S400AN，封装为FGG400。
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Cited By (2)
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|---|---|---|---|---|
| CN111308933A (zh) * | 2020-02-25 | 2020-06-19 | 广东省智能制造研究所 | 基于fpga的物联网数据采集系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111308933A (zh) * | 2020-02-25 | 2020-06-19 | 广东省智能制造研究所 | 基于fpga的物联网数据采集系统 |
| CN111308933B (zh) * | 2020-02-25 | 2021-11-05 | 广东省智能制造研究所 | 基于fpga的物联网数据采集系统 |
| CN113297820A (zh) * | 2021-06-22 | 2021-08-24 | 中国电子科技集团公司第二十九研究所 | 一种基于串行方式的fpga远程加载电路 |
| CN113297820B (zh) * | 2021-06-22 | 2023-03-14 | 中国电子科技集团公司第二十九研究所 | 一种基于串行方式的fpga远程加载电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20150617 |
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| CX01 | Expiry of patent term |