JPS62229951A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 230000004907 flux Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
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- 239000002184 metal Substances 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
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-
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- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路装置に係り、特にそのパッケ
ージ上の′ｉＲ源配線と接地配線の改良に関する。
ージ上の′ｉＲ源配線と接地配線の改良に関する。
（従来の技術）
第２図は従来の一般的な集積回路のパッケージ内部構造
を示す。２１は集積回路チップ、２２はこのチップ２１
が搭載されたパッケージである。
を示す。２１は集積回路チップ、２２はこのチップ２１
が搭載されたパッケージである。
チップ２１上には複数の素子及び配線が形成されている
。チップ２１上のＩＩ（Ｖｃｃ）線バッド２３はパッケ
ージ２２上のＶｃｃ配線２５を介して外部ＶＣＣ端子２
７に接続され、チップ２１上の接地（Ｖｓｓ）１１パツ
ド２４は同様にパッケージ２２上のＶｓｓ配線２６を介
して外部ＶＳＳ端子２８に接続されている。
。チップ２１上のＩＩ（Ｖｃｃ）線バッド２３はパッケ
ージ２２上のＶｃｃ配線２５を介して外部ＶＣＣ端子２
７に接続され、チップ２１上の接地（Ｖｓｓ）１１パツ
ド２４は同様にパッケージ２２上のＶｓｓ配線２６を介
して外部ＶＳＳ端子２８に接続されている。
第２図に示すように従来の集積回路では、パッケージの
Ｖｃｃ端子とＶｓｓ端子は離れた位置にあり、パッケー
ジ内にＶｃｃ配線とＶｓｓ配線は反対方向に離れて配設
されている。この様な構成であると、集積回路の動作時
、チップ内で過渡的な電流が流れた時に、Ｖｃ ｃ ＆
！線及びＶｓｓ配線のインダクタンス成分によって電圧
降下が生じる。
Ｖｃｃ端子とＶｓｓ端子は離れた位置にあり、パッケー
ジ内にＶｃｃ配線とＶｓｓ配線は反対方向に離れて配設
されている。この様な構成であると、集積回路の動作時
、チップ内で過渡的な電流が流れた時に、Ｖｃ ｃ ＆
！線及びＶｓｓ配線のインダクタンス成分によって電圧
降下が生じる。
この様子を第３図に示す。即ち、パッケージ外部のＶｃ
ｃ ｉｉ！ＩＩ、 Ｖｓ ｓ配線にそれぞれインダク
タンス成分Ｌ３ 、Ｌ４があり、更にパッケージ内部の
ＶＣＣ配線、■９３配線にそれぞれインダクタンス成分
Ｌ１．Ｌ２があるため、過渡Ｔｉ流が流れた時にこれら
の影響で大きい電圧降下が発生することになる。しかも
大規模集積回路では、消費電力の関係から電源電圧は可
能な限り低く設定される。この結果、集積回路チップ内
にＮＷＡ電圧が正しく伝達されず、正常な回路動作が行
なえなくなる。
ｃ ｉｉ！ＩＩ、 Ｖｓ ｓ配線にそれぞれインダク
タンス成分Ｌ３ 、Ｌ４があり、更にパッケージ内部の
ＶＣＣ配線、■９３配線にそれぞれインダクタンス成分
Ｌ１．Ｌ２があるため、過渡Ｔｉ流が流れた時にこれら
の影響で大きい電圧降下が発生することになる。しかも
大規模集積回路では、消費電力の関係から電源電圧は可
能な限り低く設定される。この結果、集積回路チップ内
にＮＷＡ電圧が正しく伝達されず、正常な回路動作が行
なえなくなる。
具体的に例えば、６４にダイナミックＲＡＭや２５６に
ダイナミックＲＡＭでは、未だこれらのパッケージ内部
配線の寄生インダクタンス成分の影響は回路動作を不可
能にする程ではない。しかし、量産化が近い１Ｍダイナ
ミックＲＡＭではこの様な寄生インダクタンスの影響が
無視できず、誤動作の大きい原因となる。近い将来実用
化される４ＭダイナミツクＲＡＭではその影響は一層大
きくなるはずである。
ダイナミックＲＡＭでは、未だこれらのパッケージ内部
配線の寄生インダクタンス成分の影響は回路動作を不可
能にする程ではない。しかし、量産化が近い１Ｍダイナ
ミックＲＡＭではこの様な寄生インダクタンスの影響が
無視できず、誤動作の大きい原因となる。近い将来実用
化される４ＭダイナミツクＲＡＭではその影響は一層大
きくなるはずである。
（発明が解決しようとする問題点）
以上のように従来の集積回路では、高集積化した場合そ
の電源配［１構造が回路動作に大きい影響を与える、と
いう問題があった。
の電源配［１構造が回路動作に大きい影響を与える、と
いう問題があった。
本発明は、上記のような問題を解決した半導体集積回路
装置を提供することを目的とする。
装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかる集積回路装置では、パッケージのＶｃｃ
端子とＶｓｓ端子とを、隣接して配置したことを特徴と
する。更に好ましくは、チップ上のＶｃｃ線パッドとＶ
ｓｓ線パッドとをチップの同じ辺上に配置する。
端子とＶｓｓ端子とを、隣接して配置したことを特徴と
する。更に好ましくは、チップ上のＶｃｃ線パッドとＶ
ｓｓ線パッドとをチップの同じ辺上に配置する。
（作用）
本発明の構成によれば、パッケージ上のＶｓｓ配線とＶ
ｃｃ配線とを例えば配線幅程度あるいはそれ以下に近接
させて並行配置することができる。そうすると、Ｖｃｃ
線とＶｓｓ線に過渡電流が流れた時、その電流方向は逆
であるから、それぞれが発生する磁束線が互いに打消す
ように作用する。換言すれば、チップ内で過渡電流が流
れても、パッケージ上のＶｃｃ＆！Ｉ及びＶｓｓ配線で
の電流変化は抑制される。この結果、チップに与えられ
る電源電圧の低下が効果的に抑制される。
ｃｃ配線とを例えば配線幅程度あるいはそれ以下に近接
させて並行配置することができる。そうすると、Ｖｃｃ
線とＶｓｓ線に過渡電流が流れた時、その電流方向は逆
であるから、それぞれが発生する磁束線が互いに打消す
ように作用する。換言すれば、チップ内で過渡電流が流
れても、パッケージ上のＶｃｃ＆！Ｉ及びＶｓｓ配線で
の電流変化は抑制される。この結果、チップに与えられ
る電源電圧の低下が効果的に抑制される。
またパッケージのＶＣＣ端子とＶｓｓ端子を隣接させて
配置すれば、パッケージ外のｖｃｃｌｌｔとＶＢ２をも
並行配置することによってその寄生インダクタンスの影
響も相殺されるので、より効果的にチップに供給される
電源電圧の低下を抑制することができる。
配置すれば、パッケージ外のｖｃｃｌｌｔとＶＢ２をも
並行配置することによってその寄生インダクタンスの影
響も相殺されるので、より効果的にチップに供給される
電源電圧の低下を抑制することができる。
（実施ＶＡ）
以下、本発明の詳細な説明する。
第１図は一実施例の集積回路のパッケージ内部構造を示
す。図において、１は例えばダイナミックＲＡＭなどの
集積回路チップ、２はこのチップ１が搭載されたパッケ
ージである。チップ１上のＶｃｃ線パッド３とＶ３３線
バッド４は同じ辺上に隣接して配置されている。パッケ
ージ２のＶｃｃ端子７とＶｓｓ端子８も同様に隣接して
配置されている。そしてＶＣＣ線バッド３とＶｃｃ端子
７間を接続するパッケージ２上のＶＣＣ配輸５と、Ｖｓ
ｓ線バッド４とＶｌｌｌ１１端子８ｆｆｉＦｔ！続する
Ｖｓｓ配置１６とは、近接させて並行配置されている。
す。図において、１は例えばダイナミックＲＡＭなどの
集積回路チップ、２はこのチップ１が搭載されたパッケ
ージである。チップ１上のＶｃｃ線パッド３とＶ３３線
バッド４は同じ辺上に隣接して配置されている。パッケ
ージ２のＶｃｃ端子７とＶｓｓ端子８も同様に隣接して
配置されている。そしてＶＣＣ線バッド３とＶｃｃ端子
７間を接続するパッケージ２上のＶＣＣ配輸５と、Ｖｓ
ｓ線バッド４とＶｌｌｌ１１端子８ｆｆｉＦｔ！続する
Ｖｓｓ配置１６とは、近接させて並行配置されている。
より具体的には、Ｖｃｃ配線５及びＶｓｓ配線６はパッ
ケージ基台上に配設された金属膜配線と、これとチップ
上のバッド３，４間を接続するボンディング・ワイヤと
を含むが、その金属膜配線部分の間隔を配線幅と同程度
またはそれ以下とする。
ケージ基台上に配設された金属膜配線と、これとチップ
上のバッド３，４間を接続するボンディング・ワイヤと
を含むが、その金属膜配線部分の間隔を配線幅と同程度
またはそれ以下とする。
この様な構成とすれば、図示のようにＮ源を接続して回
路動作させた場合、回路動作に伴ってＶｃｃ配置５及び
Ｖｓｓ配Ｉ！６で電流変動が生じようとすると、一方の
電流変化による発生磁束は他方の電流変化を抑制する方
向に作用する。この結果Ｖｃｃ配線５及びＶｓｓ配線６
でのインダクタンス成分による電圧降下が抑制される。
路動作させた場合、回路動作に伴ってＶｃｃ配置５及び
Ｖｓｓ配Ｉ！６で電流変動が生じようとすると、一方の
電流変化による発生磁束は他方の電流変化を抑制する方
向に作用する。この結果Ｖｃｃ配線５及びＶｓｓ配線６
でのインダクタンス成分による電圧降下が抑制される。
パッケージ外のＶｃ ｃ ＆！線及びＶＥ１９配線につ
いても同様である。従って外部＠源電圧は損失なくチッ
プ１に供給され、正常な回路動作が保証されることにな
る。
いても同様である。従って外部＠源電圧は損失なくチッ
プ１に供給され、正常な回路動作が保証されることにな
る。
第２図は別の実施例の構成を示す。この実施例では先の
実施例に加えて、信号出力端子部分をも改良している。
実施例に加えて、信号出力端子部分をも改良している。
即ちパッケージのＶ１３９端子として、外部電源が接続
されるＶｓ ｓ ｌ端子８１と別に、信号出力（Ｑｏｕ
ｔ）端子１１に隣接してＶｓ ８２端子８２を設けてい
る。そしてチップ１上の［１ｏｕｊｌｉバツド９とパッ
ケージ２のＤＯｕｔ端子１１を接続する。ｏｕｔ配線１
０と、チップ１上のＶｓ ９２ ａバッド４２とパッケ
ージ２上のＶｓ ｓ ２端子８２間を接続するＶｓ ｓ
２配線６２とを、近接させて並行配置している。
されるＶｓ ｓ ｌ端子８１と別に、信号出力（Ｑｏｕ
ｔ）端子１１に隣接してＶｓ ８２端子８２を設けてい
る。そしてチップ１上の［１ｏｕｊｌｉバツド９とパッ
ケージ２のＤＯｕｔ端子１１を接続する。ｏｕｔ配線１
０と、チップ１上のＶｓ ９２ ａバッド４２とパッケ
ージ２上のＶｓ ｓ ２端子８２間を接続するＶｓ ｓ
２配線６２とを、近接させて並行配置している。
一般ニＤｏｕｔ配線では、信号゛１°１．１＃ＱＮに応
じて逆極性の大きい電流が流れるので、高集積化した場
合にはこれによるＶｓｓ配線の電位変動が無視できなく
なる。この実施例によれば、このＤｏｕｔ配線の電位変
動によるＶＳＳ配線の電位変動も抑制される。その原理
は先の実施例で説明したＶＣＣ配線とＶｓｓ＆！Ｊｌの
相互作用でそれらの電流変動が抑制されるのと同じであ
る。即ち、Ｄｏｕｔ端子１１から外部負荷に電流が流出
する場合にはＶｓ ８２端子８２には電流が流入しく実
線矢印）、Ｑｏｕｔ端子１１に電流が流入する場合には
Ｖｓ ９２端子８２からｌｌ流が流出するので（破線矢
印）、Ｄｏｕｔｌｉｉ！線１０と近接させてＶｓ ｓ
２配線６２を配置することにより、Ｖ３９２配線６２の
電位変動が抑制される。
じて逆極性の大きい電流が流れるので、高集積化した場
合にはこれによるＶｓｓ配線の電位変動が無視できなく
なる。この実施例によれば、このＤｏｕｔ配線の電位変
動によるＶＳＳ配線の電位変動も抑制される。その原理
は先の実施例で説明したＶＣＣ配線とＶｓｓ＆！Ｊｌの
相互作用でそれらの電流変動が抑制されるのと同じであ
る。即ち、Ｄｏｕｔ端子１１から外部負荷に電流が流出
する場合にはＶｓ ８２端子８２には電流が流入しく実
線矢印）、Ｑｏｕｔ端子１１に電流が流入する場合には
Ｖｓ ９２端子８２からｌｌ流が流出するので（破線矢
印）、Ｄｏｕｔｌｉｉ！線１０と近接させてＶｓ ｓ
２配線６２を配置することにより、Ｖ３９２配線６２の
電位変動が抑制される。
従ってこの実施例によれば、先の実施例に比べて更に安
定した回路動作が可能になる。
定した回路動作が可能になる。
本発明は上記実施例に限られるものではない。
例えばパッケージ上の■。。配線とＶａＳ配線とはその
主要部において近接して並行配置されればよい。またこ
れらＶｃｃ配線とＶＳＳ配線を絶縁膜を介して積層した
構造とすることも有用である。
主要部において近接して並行配置されればよい。またこ
れらＶｃｃ配線とＶＳＳ配線を絶縁膜を介して積層した
構造とすることも有用である。
これは多層配線構造を利用するセラミック型パッケージ
を用いた場合、容易に実現できる。これにより、Ｖｃｃ
配線とＶｓｓ配線の間隔をより小さく設定することがで
き、インダクタンス成分の影響を打消す上で大きい効果
が得られる。
を用いた場合、容易に実現できる。これにより、Ｖｃｃ
配線とＶｓｓ配線の間隔をより小さく設定することがで
き、インダクタンス成分の影響を打消す上で大きい効果
が得られる。
［発明の効果コ
以上述べたように本発明によれば、大規模集積回路での
パッケージ上のＮ源配線及び接地配線の寄生インダクタ
ンス成分による１ｆ［Ｉ圧低下を抑制して、回路の誤動
作を防止することができる。
パッケージ上のＮ源配線及び接地配線の寄生インダクタ
ンス成分による１ｆ［Ｉ圧低下を抑制して、回路の誤動
作を防止することができる。
第１図は本発明の一実施例の集積回路のパッケージ内部
構造を示す図、第２図は他の実施例のパッケージ内部構
造を示す図、第３図は従来の集積回路のパッケージ内部
構造を示す図、第４図はその問題を説明するための図で
ある。 １・・・集積回路チップ、２・・・パッケージ、３・・
・電源線パッド、４・・・接地線パッド、５・・・電源
配線、６・・・接地配線、７・・・Ｍａｒ端子、８・・
・接地端子、９・・・信号出力線パッド、１０・・・信
号出力配線、１１・・・信号出力端子。 出願人代理人 弁理士 鈴江ｉｔ彦 第１図 第２図 第３図 第４図
構造を示す図、第２図は他の実施例のパッケージ内部構
造を示す図、第３図は従来の集積回路のパッケージ内部
構造を示す図、第４図はその問題を説明するための図で
ある。 １・・・集積回路チップ、２・・・パッケージ、３・・
・電源線パッド、４・・・接地線パッド、５・・・電源
配線、６・・・接地配線、７・・・Ｍａｒ端子、８・・
・接地端子、９・・・信号出力線パッド、１０・・・信
号出力配線、１１・・・信号出力端子。 出願人代理人 弁理士 鈴江ｉｔ彦 第１図 第２図 第３図 第４図
Claims (4)
- （１）複数の素子と各素子間を接続する配線が形成され
た集積回路チップと、このチップが搭載されたパッケー
ジとを有する半導体集積回路装置において、前記パッケ
ージの電源端子と接地端子とを隣接して配置したことを
特徴とする半導体集積回路装置。 - （２）前記チップ上の電源線パッドと接地線パッドがチ
ップの同じ辺上にあり、前記電源線パッドと前記パッケ
ージの電源端子との間を接続する電源配線と、前記接地
線パッドと前記パッケージの接地端子との間を接続する
接地配線とが、近接させて並行配置されている特許請求
の範囲第１項記載の半導体集積回路装置。 - （３）前記電源配線と接地配線の間隔は各配線の幅と同
程度である特許請求の範囲第２項記載の半導体集積回路
装置。 - （４）前記電源配線と接地配線は絶縁膜を介して積層構
造として並行配置されている特許請求の範囲第２項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071160A JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071160A JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229951A true JPS62229951A (ja) | 1987-10-08 |
| JPH0815202B2 JPH0815202B2 (ja) | 1996-02-14 |
Family
ID=13452603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071160A Expired - Lifetime JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815202B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218285A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 集積回路チップ・パッケージ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545274U (ja) * | 1978-09-19 | 1980-03-25 | ||
| JPS57104235A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Semiconductor device |
| JPS59164158A (ja) * | 1983-03-08 | 1984-09-17 | Ricoh Co Ltd | サ−マルヘツド |
| JPS6092646A (ja) * | 1983-10-27 | 1985-05-24 | Toshiba Corp | 二層構造リ−ドフレ−ム |
| JPS60143647A (ja) * | 1983-09-09 | 1985-07-29 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 回路のインダクタンスを減少させ且つ制御した電圧勾配を与える集積回路チツプ配線構成 |
| JPS62114455U (ja) * | 1985-11-14 | 1987-07-21 |
-
1986
- 1986-03-31 JP JP61071160A patent/JPH0815202B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545274U (ja) * | 1978-09-19 | 1980-03-25 | ||
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| JPS6092646A (ja) * | 1983-10-27 | 1985-05-24 | Toshiba Corp | 二層構造リ−ドフレ−ム |
| JPS62114455U (ja) * | 1985-11-14 | 1987-07-21 |
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|---|---|---|---|---|
| JPH05218285A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 集積回路チップ・パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815202B2 (ja) | 1996-02-14 |
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