JPH0290666A - 集積回路の電源配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特にフェーズロックループ回
路とその他の論理回路部を有する集積回路の電源配線に
関する。

〔従来の技術〕

従来、この種の集積回路チップ１では、第２図に示すよ
うに７工−ズロツクループ回路２とその他の論理回路部
３はリード線２２．２３および電源端子２４．２５を共
有するような構造となっていた。また、４はフェーズロ
ックループ回路２及び論理回路部３以外の回路部、５，
６，７．８は電源用バッド、９〜１２はボンディングワ
イヤ、２１は基板である。

〔発明が解決しようとする課題〕

上述した従来の電源配線構造では、論理回路部３が発生
した雑音がパッド５，６，７，８、ボンディングワイヤ
９〜１２を通ってフェーズロックループ回路２に廻りこ
むという現象が生じる。フェーズロックルー１回路２は
アナログ回路を有しているため、雑音に弱い。このため
、論理回路部３から廻りこんだ雑音によってフェーズロ
ックルーズ回路２の特性が劣化するという問題がある。

本発明の目的は前記課題を解決した集積回路の電源配線
構造を提供することにある。

〔課題を解決するための手段〕

前記目的を達成するため、本発明はフェーズロックルー
プ回路と、その他の論理回路部とを有する集積回路にお
いて、前記フェーズロックループ回路と前期論理回路部
の電源端子を分離したものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す図である。１は基板２
１上に搭載した集積回路チップ、２はフェーズロックル
ープ回路、３は論理回路部、４は２゜３以外の回路部で
ある。フェーズロックループ回路２および論理回路部３
内の電源配線はそれぞれ、電源用パッド５〜８に接続し
ており、そこからさらにボンディングワイヤ９〜１２、
リード線１３〜１６を経て各電源端子１７〜２０に接続
している。

したがって、本発明によれば、フェーズロックルー１回
路２と論理回路部３とは電源端子が分離されることとな
り、フェーズロックルー１回路への論理回路部３からの
雑音の混入が回避されることとなる。

〔発明の効果〕

以上説明したように本発明は、フェーズロックルー１回
路とその他の論理回路部を有する集積回路において、フ
ェーズロックルー１回路と論理回路部のリード線および
電源端子を分離することにより、論理回路部が発生した
雑音がパッド、ボンディングワイヤを通ってフェーズロ
ックループ回路に廻りこむことがなくなるため、論理回
路部が発生した雑音の影響でフェーズロックループ回路
の特性が劣化することを防ぐ効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は従来の電
源配線構造を示す図である。 １・・・集積回路チップ ２・・・フェーズロックループ回路 ３・・・論理回路部 ４・・・２．３以外の回路部 ５．６，７．８・・・電源用パッド ９〜１２・・・ボンディングワイヤ １３〜１６．２２．２３・・・リード線１７〜１９．２
４．２５・・・電源端子特許出願人　　日本電気株式会
社

Claims (1)

【特許請求の範囲】
1. （１）フェーズロックループ回路と、その他の論理回路
   部とを有する集積回路において、前記フェーズロックル
   ープ回路と前期論理回路部の電源端子を分離したことを
   特徴とする電源配線構造。