JPS6354745A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6354745A JPS6354745A JP19922186A JP19922186A JPS6354745A JP S6354745 A JPS6354745 A JP S6354745A JP 19922186 A JP19922186 A JP 19922186A JP 19922186 A JP19922186 A JP 19922186A JP S6354745 A JPS6354745 A JP S6354745A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- bumps
- power bus
- chip
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000002184 metal Substances 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000002093 peripheral effect Effects 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバンプを有するチ
ップの構造に関する。
ップの構造に関する。
従来ＴＡＢ方式の半導体集積回路においては、電源バス
用ＡＩ配線と、入出力信号用Ａ６配線を同一配線層に配
線するか、または電源バス用Ｍ配線用に、入出力信号用
ｋｌ配線層とは別に、独立なＡＩ配線層を設けていた。
用ＡＩ配線と、入出力信号用Ａ６配線を同一配線層に配
線するか、または電源バス用Ｍ配線用に、入出力信号用
ｋｌ配線層とは別に、独立なＡＩ配線層を設けていた。
また、電源バス及び入出力信号用Ａ／配線の外部接続用
に接続端子部にＡｕバンプを設置していた。
に接続端子部にＡｕバンプを設置していた。
上述した従来の半導体集積回路においては、電源パス用
人！配線と、入出力信号用ＡＩ配線を同一の配線層に配
線している場合、チップのサイズが大きくなると、配線
抵抗による電源バスの電位降下が無視しえないほど大き
くなる。この効果を防ぐためには、電源バス用ＡＩ配線
の幅を大きくする必要があるが、これは結果的にチップ
内での電源バスの占める面積を増加きせ、入出力信号用
ＡＩ配線の配線自由度を下げるという欠点がある。
人！配線と、入出力信号用ＡＩ配線を同一の配線層に配
線している場合、チップのサイズが大きくなると、配線
抵抗による電源バスの電位降下が無視しえないほど大き
くなる。この効果を防ぐためには、電源バス用ＡＩ配線
の幅を大きくする必要があるが、これは結果的にチップ
内での電源バスの占める面積を増加きせ、入出力信号用
ＡＩ配線の配線自由度を下げるという欠点がある。
また、電のバス用配線層を入出力信号用配線層と独立に
設けた場合は、電源バスの配線幅を大きくしても、前述
のような、入出力信号用ＡＩ配線の配線自由度を下げる
ことはないが、電源バス用配線層を独立に設けること自
体が製造工程をふやすことであり、コストの増加及び歩
留りの低下を召くという欠点がある。
設けた場合は、電源バスの配線幅を大きくしても、前述
のような、入出力信号用ＡＩ配線の配線自由度を下げる
ことはないが、電源バス用配線層を独立に設けること自
体が製造工程をふやすことであり、コストの増加及び歩
留りの低下を召くという欠点がある。
本発明の半導体集積回路は、電源バスの配線用としての
Ａｕバンプをもつ構造を有している。
Ａｕバンプをもつ構造を有している。
次に、本発明について図面と参照して説明する。
第１図は本発明の第１の実施例で、（ａ）はチップの平
面図、（ｂｌはＡ−Ａ’線断面図である。同図において
１．１１はチップ、２，５は電源バス及び入出力信号用
配置線の外部引き出し用Ａｕバンプ、３．６はＡｕバン
プによる電源バス配線、４，７ＦｉＡｌ電源配線とＡｕ
バンプを接続する金属（例えばＣｕ−Ａｕ）、８は５ｉ
ｏｚ膜、９ｆｌＡｌ！を源配線、１０は８ｉ０２膜であ
る。このよりに厚いＡｕバンプを電源バス配線として用
いることによって、 Ａｌ配線領域を用いることカしに
、チップ周辺部と内部における電源バスの電位の差を十
分小でくできる幅の電源バスを、新しい工程をふやすこ
となしに、配線することが可能となる。
面図、（ｂｌはＡ−Ａ’線断面図である。同図において
１．１１はチップ、２，５は電源バス及び入出力信号用
配置線の外部引き出し用Ａｕバンプ、３．６はＡｕバン
プによる電源バス配線、４，７ＦｉＡｌ電源配線とＡｕ
バンプを接続する金属（例えばＣｕ−Ａｕ）、８は５ｉ
ｏｚ膜、９ｆｌＡｌ！を源配線、１０は８ｉ０２膜であ
る。このよりに厚いＡｕバンプを電源バス配線として用
いることによって、 Ａｌ配線領域を用いることカしに
、チップ周辺部と内部における電源バスの電位の差を十
分小でくできる幅の電源バスを、新しい工程をふやすこ
となしに、配線することが可能となる。
第２図は本発明の第２の実施例で、（ａ）はチップの平
面図、（ｂ）はＢ−Ｂ’線断面図である。同図において
１２．１７はチップ、１３．１８は電源バス及び入出力
信号用Ａｌ配線の外部引き出し用Ａｕバング、１４，１
５，１９．２０はＡｕバンプによる電源バス、１６．２
１はＡＩＴＬ源配線とＡｕバンプを接続する金属（例え
ばＣｕ−Ａｕ）、２２゜２４は５ｉＯｚ膜である。ハパ
ンブを用いて電位勾配の十分小さな電源バスを配線する
ことについては実施例１の場合と同様である。実施例２
は、チップに与える電源が２裡類ある場合で、１３及び
１７と１４及び１８を異なる電源として用いる。
面図、（ｂ）はＢ−Ｂ’線断面図である。同図において
１２．１７はチップ、１３．１８は電源バス及び入出力
信号用Ａｌ配線の外部引き出し用Ａｕバング、１４，１
５，１９．２０はＡｕバンプによる電源バス、１６．２
１はＡＩＴＬ源配線とＡｕバンプを接続する金属（例え
ばＣｕ−Ａｕ）、２２゜２４は５ｉＯｚ膜である。ハパ
ンブを用いて電位勾配の十分小さな電源バスを配線する
ことについては実施例１の場合と同様である。実施例２
は、チップに与える電源が２裡類ある場合で、１３及び
１７と１４及び１８を異なる電源として用いる。
以上２つの例では、へ、バンプとＡｌ電源配線そ接続す
る金属を用いて電源バス及び入出力信号用Ａｌ配線の外
部引き出し用Ａｕバンプと、電源バス用Ａｕバンプを後
ろしているが、Ａｌ配線で上記接続を行なってもよいこ
とはもちろんである。
る金属を用いて電源バス及び入出力信号用Ａｌ配線の外
部引き出し用Ａｕバンプと、電源バス用Ａｕバンプを後
ろしているが、Ａｌ配線で上記接続を行なってもよいこ
とはもちろんである。
また、３種類以上の電源を用いる場合にも本発明が適用
できることはもちろんである。また、２例とも、チップ
上に十字型にＡｕバンプ配線を行なっているが、他の形
の配線においても、本発明が適用できることにもちろん
である。
できることはもちろんである。また、２例とも、チップ
上に十字型にＡｕバンプ配線を行なっているが、他の形
の配線においても、本発明が適用できることにもちろん
である。
以上説明したように不発ＦＡは、’Ｉ’ＡＢ実装方式に
おける他の一般的配線金属厚に対して光分厚いＡｕ バ
ンプを、電源バスの配線に使用することによって、大型
のチップにおいても、チップ周辺部と内部で電源バスの
電位勾配を十分小てくならしめる。電源バスを、新しい
工程をふやすことなしに、かつ、Ａｌ配線領域を使用す
ることなしに、すなわち、信号配線等の配線自由度を減
らすことなく、配線することができる効果がある。
おける他の一般的配線金属厚に対して光分厚いＡｕ バ
ンプを、電源バスの配線に使用することによって、大型
のチップにおいても、チップ周辺部と内部で電源バスの
電位勾配を十分小てくならしめる。電源バスを、新しい
工程をふやすことなしに、かつ、Ａｌ配線領域を使用す
ることなしに、すなわち、信号配線等の配線自由度を減
らすことなく、配線することができる効果がある。
＠１図（ａｌは本発明の実施例１を示すチップの平面図
、第１図（ｂｌは第１図（ａ）のＡ−Ａ’ ｉ断面図、
第２図［ａ）は本発明の実施例２を示すチップの平面図
、第２図（ｂ）は、第２図（ａ）Ｂ−Ｂ’線断面図であ
る。 １．１１，１２．１７・・・・・−チップ、２ｔ ５．
１３゜１８・・・・・・接続用Ａｕバンプ、３，６，１
４，１５゜１９．２０・・・・・・ｉｔｓバス用Ａｕパ
ン：ｌ；’、４，７゜１６．２１・・・・・・札パング
ーＡ！配腺接欣用金属、８．１０，２２，２４・・・・
・・Ｐ２緑用５ｊ０２膜。
、第１図（ｂｌは第１図（ａ）のＡ−Ａ’ ｉ断面図、
第２図［ａ）は本発明の実施例２を示すチップの平面図
、第２図（ｂ）は、第２図（ａ）Ｂ−Ｂ’線断面図であ
る。 １．１１，１２．１７・・・・・−チップ、２ｔ ５．
１３゜１８・・・・・・接続用Ａｕバンプ、３，６，１
４，１５゜１９．２０・・・・・・ｉｔｓバス用Ａｕパ
ン：ｌ；’、４，７゜１６．２１・・・・・・札パング
ーＡ！配腺接欣用金属、８．１０，２２，２４・・・・
・・Ｐ２緑用５ｊ０２膜。
Claims (1)
- 外部接続端子としてバンプを有する半導体集積回路にお
いて、バンプと同一構造の配線層を有することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922186A JPS6354745A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922186A JPS6354745A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354745A true JPS6354745A (ja) | 1988-03-09 |
Family
ID=16404156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19922186A Pending JPS6354745A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289140A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 配線層及びその製法 |
| JPH0246743A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | 半導体集積回路装置 |
| JPH02196430A (ja) * | 1989-01-24 | 1990-08-03 | Mitsubishi Electric Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167064A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co | |
| JPS6070755A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS6286744A (ja) * | 1985-10-11 | 1987-04-21 | Sharp Corp | Ｌｓｉチツプ |
-
1986
- 1986-08-25 JP JP19922186A patent/JPS6354745A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167064A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co | |
| JPS6070755A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS6286744A (ja) * | 1985-10-11 | 1987-04-21 | Sharp Corp | Ｌｓｉチツプ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289140A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 配線層及びその製法 |
| JPH0246743A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | 半導体集積回路装置 |
| JPH02196430A (ja) * | 1989-01-24 | 1990-08-03 | Mitsubishi Electric Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06283567A (ja) | リードフレームをリードオンチップ式内部リードボンディングする方法及び装置 | |
| JPS61117858A (ja) | 半導体装置 | |
| US6214638B1 (en) | Bond pad functional layout on die to improve package manufacturability and assembly | |
| KR20000016849A (ko) | 반도체장치 | |
| JP3549714B2 (ja) | 半導体装置 | |
| JPS6354745A (ja) | 半導体集積回路 | |
| JPS61224341A (ja) | 半導体集積回路装置 | |
| JP3075858B2 (ja) | 半導体集積回路装置 | |
| JP3692353B2 (ja) | 半導体装置のアッセンブリ方法 | |
| JPS6081852A (ja) | 半導体装置 | |
| JP2626331B2 (ja) | 回路装置及び回路製造方法 | |
| JP2778357B2 (ja) | マルチチップモジュール | |
| JPH04162669A (ja) | 半導体集積回路 | |
| JP4229086B2 (ja) | 半導体装置 | |
| JPH023957A (ja) | 半導体集積回路 | |
| JPS63110646A (ja) | フオトデイテクタ部を有する集積回路の実装構造 | |
| JPS6132454A (ja) | 半導体集積回路 | |
| JP2538698B2 (ja) | 半導体集積回路装置 | |
| JPS63191130A (ja) | 液晶表示素子 | |
| JPH0267729A (ja) | 半導体装置 | |
| JPS6057625A (ja) | 半導体装置 | |
| JPH0290666A (ja) | 集積回路の電源配線構造 | |
| JPS61288458A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0479332A (ja) | マトリックス配線素子 | |
| JPS61290738A (ja) | 半導体集積回路装置 |