JPH0246743A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0246743A JPH0246743A JP63198320A JP19832088A JPH0246743A JP H0246743 A JPH0246743 A JP H0246743A JP 63198320 A JP63198320 A JP 63198320A JP 19832088 A JP19832088 A JP 19832088A JP H0246743 A JPH0246743 A JP H0246743A
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- JP
- Japan
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- integrated circuit
- circuit device
- semiconductor integrated
- power supply
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- 239000002184 metal Substances 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 229910018885 Pt—Au Inorganic materials 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010276 construction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にTAB (T
ape Automated Bonding)組立方
式の半導体集積回路装置に関する。
ape Automated Bonding)組立方
式の半導体集積回路装置に関する。
従来のTAB組立方式の半導体集積回路装置を図面を用
いて説明する。
いて説明する。
第3図(a)、(b)は従来の半導体集積回路装置の一
例の平面図及びc−c’線断面図である。
例の平面図及びc−c’線断面図である。
まず、半導体基板1に回路素子(図示していない)を構
成し、絶縁膜2の上のTi−Pt−Auからなる厚さ2
〜3μmの金属膜3で内部の配線を形成する。電極とし
て厚さ20〜30μmのAuのバンプ4を形成し、金属
リード5を接着させる。
成し、絶縁膜2の上のTi−Pt−Auからなる厚さ2
〜3μmの金属膜3で内部の配線を形成する。電極とし
て厚さ20〜30μmのAuのバンプ4を形成し、金属
リード5を接着させる。
上述した従来の構造では、内部の配線の厚さは全て2〜
3μmである。このため、TAB方式ICの電源配線6
は配線抵抗を下げるため、幅を広くしなければならない
。特に、大電流を流し、かつ出力の電圧振幅の小さい電
流モード論理ICでは電源電圧の低下が致命的であるの
で、電源配線6は極端に幅広く設計する必要がある。
3μmである。このため、TAB方式ICの電源配線6
は配線抵抗を下げるため、幅を広くしなければならない
。特に、大電流を流し、かつ出力の電圧振幅の小さい電
流モード論理ICでは電源電圧の低下が致命的であるの
で、電源配線6は極端に幅広く設計する必要がある。
このように、従来の構造では、電源配線の面積を大きく
せざるを得ないため、TAB方式ICの面積も大きくな
ってしまい、高集積度化ができないという欠点がある。
せざるを得ないため、TAB方式ICの面積も大きくな
ってしまい、高集積度化ができないという欠点がある。
本発明は、回路素子が形成され、該回路素子の電極がバ
ンプ電極に形成されている半導体チップがテープオート
メイテッドボンディング方式で組立られている半導体集
積回路装置において、前記半導体チップの内部配線の構
造が前記バンプ電極と同じ構成に形成したものである。
ンプ電極に形成されている半導体チップがテープオート
メイテッドボンディング方式で組立られている半導体集
積回路装置において、前記半導体チップの内部配線の構
造が前記バンプ電極と同じ構成に形成したものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は本発明の第1の実施例の平面図
及びA−A’線断面図である。
及びA−A’線断面図である。
半導体基板1に回路素子(図示していない)を構成し、
絶縁膜2の上にT i −P t −A uからなる厚
さ2〜3μmの金属膜3で内部の配線を形成する。さら
に電源配線6として厚さ20〜30μmのAuをその上
に形成し、かつバンプ4としても使用する。
絶縁膜2の上にT i −P t −A uからなる厚
さ2〜3μmの金属膜3で内部の配線を形成する。さら
に電源配線6として厚さ20〜30μmのAuをその上
に形成し、かつバンプ4としても使用する。
このようにすると電源配線の配線抵抗を低下させること
ができかつ、電源配線の幅も狭くすることができる。
ができかつ、電源配線の幅も狭くすることができる。
第2図(a)、(b)は本発明の第2の実施例の平面図
及びB−B’線断面図である。
及びB−B’線断面図である。
第2の実施例においては、電源配線の一部をAuバンプ
4と同じ構造にして、そこにリード5をボンディングす
る。こうすることによりやはり電源配線の抵抗を低下さ
せることができる。
4と同じ構造にして、そこにリード5をボンディングす
る。こうすることによりやはり電源配線の抵抗を低下さ
せることができる。
この実施例では、電源配線の一部のみをAuバンプにす
るのであるから、Auの使用量を少くすることができ、
TAB方式ICのコスト低減ができるという利点がある
。
るのであるから、Auの使用量を少くすることができ、
TAB方式ICのコスト低減ができるという利点がある
。
以上説明したように、本発明は内部の配線の構造をバン
プ電極と同じにすることにより内部配線抵抗を小さくし
、かつ、TAB方式ICの高集積度化が可能になるとい
う効果がある。
プ電極と同じにすることにより内部配線抵抗を小さくし
、かつ、TAB方式ICの高集積度化が可能になるとい
う効果がある。
第1図(a)、(b)は本発明の第1の実施例の平面図
及びA−A’線断面図、第2図(a)。 (b)は本発明の第2の実施例の平面図及びB−B′線
断面図、第3図(a)、(b)は従来の半導体集積回路
装置の一例の平面図及びc−c’線断面図である。 1・・・半導体基板、2・・・絶縁膜、3・・・金属膜
、4・・・バンプ、5・・・金属リード、6・・・電源
配線。
及びA−A’線断面図、第2図(a)。 (b)は本発明の第2の実施例の平面図及びB−B′線
断面図、第3図(a)、(b)は従来の半導体集積回路
装置の一例の平面図及びc−c’線断面図である。 1・・・半導体基板、2・・・絶縁膜、3・・・金属膜
、4・・・バンプ、5・・・金属リード、6・・・電源
配線。
Claims (1)
- 回路素子が形成され、該回路素子の電極がバンプ電極に
形成されている半導体チップがテープオートメイテッド
ボンディング方式で組立られている半導体集積回路装置
において、前記半導体チップの内部配線の構造が前記バ
ンプ電極と同じ構成に形成されていることを特徴とする
半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63198320A JPH0246743A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63198320A JPH0246743A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0246743A true JPH0246743A (ja) | 1990-02-16 |
Family
ID=16389156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63198320A Pending JPH0246743A (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0246743A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0631185A1 (en) | 1993-06-11 | 1994-12-28 | Fuji Photo Film Co., Ltd. | Method for continuously processing silver halide color photosensitive material |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6354745A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-08-08 JP JP63198320A patent/JPH0246743A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6354745A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0631185A1 (en) | 1993-06-11 | 1994-12-28 | Fuji Photo Film Co., Ltd. | Method for continuously processing silver halide color photosensitive material |
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