JPH02177341A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPH02177341A JPH02177341A JP63334802A JP33480288A JPH02177341A JP H02177341 A JPH02177341 A JP H02177341A JP 63334802 A JP63334802 A JP 63334802A JP 33480288 A JP33480288 A JP 33480288A JP H02177341 A JPH02177341 A JP H02177341A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 32
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- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 abstract description 6
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路に陽し、特に半導体基板がフェイ
スダウンボンディング法より配線基板に接続されてなる
混成集積回路に関する。
スダウンボンディング法より配線基板に接続されてなる
混成集積回路に関する。
従来、この種の混成fi11回路は第3図に示すように
、はんだバンブ13が形成された半導体基板11が、端
子15が形成された配線基板12上にフェイスダウンボ
ンディング法によりはんだパン113を介して接続され
た構造となっていた。
、はんだバンブ13が形成された半導体基板11が、端
子15が形成された配線基板12上にフェイスダウンボ
ンディング法によりはんだパン113を介して接続され
た構造となっていた。
上述した従来の混成集積回路は、半導体素子が形成され
た半導体基板11と配線基板12の接続が半田バンブ1
3のみを介して行われていた。即ち、半導体基板11に
規定電位を印加するための端子15aも半導体基板11
とは、はんだバンブ13aを介して接続されていたため
、半導体基板11の電位が不安定になり、ひいては半導
体素子の動作特性が不安定になるという欠点がある。
た半導体基板11と配線基板12の接続が半田バンブ1
3のみを介して行われていた。即ち、半導体基板11に
規定電位を印加するための端子15aも半導体基板11
とは、はんだバンブ13aを介して接続されていたため
、半導体基板11の電位が不安定になり、ひいては半導
体素子の動作特性が不安定になるという欠点がある。
本発明の混成集積回路は、フェイスダウンボンディング
法により配線基板に接続された半導体基板を有する混成
集積回路において、前記半導体基板の裏面に金属層を設
けたものである。
法により配線基板に接続された半導体基板を有する混成
集積回路において、前記半導体基板の裏面に金属層を設
けたものである。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の断面図である。
半導体素子が形成された半導体基板11には、PbとS
nからなるはんだバンブ13が形成されており、半導体
基板11の裏面には全面に0.1μm厚のニッケルと2
μm厚の金とを積層してなる金属114が形成されてい
る。ここでニッケルは半導体基板11との密着を良くす
るためのものであり、金は層抵抗を低くするためのもの
である。
nからなるはんだバンブ13が形成されており、半導体
基板11の裏面には全面に0.1μm厚のニッケルと2
μm厚の金とを積層してなる金属114が形成されてい
る。ここでニッケルは半導体基板11との密着を良くす
るためのものであり、金は層抵抗を低くするためのもの
である。
配線基板12上には半導体基板11を接続するための端
子15が形成されており、はんだバンブ13を介して半
導体基板11が接続されている。
子15が形成されており、はんだバンブ13を介して半
導体基板11が接続されている。
なおはんだパン11.3 aに接続される端子15aは
、半導体基板11に規定電位(例えばVOO電源電位)
を印加するためのものである。
、半導体基板11に規定電位(例えばVOO電源電位)
を印加するためのものである。
このように構成された第1の実施例によれば、半導体基
板11には基板及び金属層14を介して規定電位が印加
されるため、半導体基板電位が不安定になることはなく
なる。
板11には基板及び金属層14を介して規定電位が印加
されるため、半導体基板電位が不安定になることはなく
なる。
第2図は本発明の第2の実施例の断面図である。
半導体基板11には、第1の実施例と同様に、はんだパ
ン113と金属層14とが形成されており、配線基板1
2に設けられた端子15には、はんだバンブ13を介し
てこの半導体基板11が接続されている。そして、特に
水弟2の実施例においては、半導体基板11の裏面に設
けられた金属層14と配線基板に設けられた端子15a
がワイヤボンディング法により金属細線16で接続され
ている。端子13aは半導体基板電位が印加される配線
に接続されている。
ン113と金属層14とが形成されており、配線基板1
2に設けられた端子15には、はんだバンブ13を介し
てこの半導体基板11が接続されている。そして、特に
水弟2の実施例においては、半導体基板11の裏面に設
けられた金属層14と配線基板に設けられた端子15a
がワイヤボンディング法により金属細線16で接続され
ている。端子13aは半導体基板電位が印加される配線
に接続されている。
このように構成された第2の実施例においては、配線基
板12の端子15aと半導体基板11とは、はんだバン
ブ13aと、金属層1.4とに接続する金属細線16に
よって電気的に接続されているので、半導体基板電位の
変動はより低くなるという利点を有する。
板12の端子15aと半導体基板11とは、はんだバン
ブ13aと、金属層1.4とに接続する金属細線16に
よって電気的に接続されているので、半導体基板電位の
変動はより低くなるという利点を有する。
以上説明したように本発明は、フェイスダウンボンディ
ング法により配線基板に接続される半導体基板の裏面に
金属層を設けることにより、半導体基板に印加される電
位の変動が少くなるため、半導体素子の動作特性が安定
になるという効果がある。
ング法により配線基板に接続される半導体基板の裏面に
金属層を設けることにより、半導体基板に印加される電
位の変動が少くなるため、半導体素子の動作特性が安定
になるという効果がある。
f4含易7畳
第1図及び第2図は本発明の第1及び第2の実施例の断
面図、第3図は従来の混成集積回路の一例の断面図であ
る。 11・・・半導体基板、1.2・・・配線基板、13゜
1、3 a・・・はんだバンブ、14・・・金属層、1
5゜15a・・・端子、16・・・金属細線。 /31..2tffl”バンフ゛ 第1図
面図、第3図は従来の混成集積回路の一例の断面図であ
る。 11・・・半導体基板、1.2・・・配線基板、13゜
1、3 a・・・はんだバンブ、14・・・金属層、1
5゜15a・・・端子、16・・・金属細線。 /31..2tffl”バンフ゛ 第1図
Claims (1)
- フェイスダウンボンディング法により配線基板に接続さ
れた半導体基板を有する混成集積回路において、前記半
導体基板の裏面に金属層を設けたことを特徴とする混成
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334802A JPH02177341A (ja) | 1988-12-27 | 1988-12-27 | 混成集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334802A JPH02177341A (ja) | 1988-12-27 | 1988-12-27 | 混成集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02177341A true JPH02177341A (ja) | 1990-07-10 |
Family
ID=18281393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63334802A Pending JPH02177341A (ja) | 1988-12-27 | 1988-12-27 | 混成集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02177341A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188864A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63307752A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体装置 |
-
1988
- 1988-12-27 JP JP63334802A patent/JPH02177341A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63307752A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04188864A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置 |
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